下面是自己写verilog代码的一些经验和小结，和大家分享下。1、对于高速的逻辑操作（如：判断，取反等），为了保证逻辑正确和结果的稳定（不抖动），需要用 always的 case语句来实现，而不要使用 if…else…，或者assign 语句的（）？… ：…形式。也即，对于高速数据的判断选择性操作，用case比用if…else…可以满足更高的时钟要求，但占用较多的slice；同一种逻辑操作，用同步
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2024-07-12 16:02:38
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ddt安装pip install ddt使用在测试类上添加装饰器 @ddt.ddt ; 然后在测试方法（用例）上添加装饰器 @ddt.data(args); 还可以使用 @ddt.unpack 对传入的参数进行解包.from ddt import data, ddt, unpack
import unittest
import inspect
import os
import sys
@dd
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2024-08-02 22:40:54
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关键字：例化，generate，层次访问在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。命名端口连接这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用 module 的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。下面是例化一次 1位全加的例子：full_
原创
2022-12-27 21:08:40
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开启1天，点击查看活动详情 关键字：例化，generate，全加器，层次访问 在一个模块中引用另一个模块，对其端口进行相关连接，叫做
原创
2023-01-07 13:47:52
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# 使用Python解析Verilog代码的入门指南
在数字电路设计中，Verilog是一种广泛使用的硬件描述语言（HDL）。在某些情况下，开发者需要利用Python对Verilog代码进行解析。本文将向刚入行的小白介绍如何通过Python解析Verilog代码，其流程及详细步骤如下：
## 流程概述
以下是解析Verilog代码的步骤：
| 步骤 | 描述
碎碎念：向关注的朋友们道个歉，不好意思这一期鸽了这么久。(￣(工)￣)这是一个懒狗不想写1000行的状态机，所以写了1000行的脚本的故事。虽然本期内容与FOC的直接相关度并不大，由于是在整个项目中的一个小环节，因此还是放在这个专栏里面了。在FPGA片上调试数据收发时，多字节串口收发始终是我个人比较讨厌的环节，状态机的编写实在是让我苦不堪言（重复劳动过多）。于是乎，在一晚上手写了1400多行状态机
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2023-10-18 10:41:05
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FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没或写入某个指定的地址。FIFO的一些重要参数 FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FI
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2022-12-13 17:19:11
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早上看了《精通Verilog》,一节课看了八十多页的，所以说并不是精读的，对于我这种半路出家接手verilog语言的人来说，现在看看基本的语法倒是觉得受益匪浅。以前上课学习了VHDL后，马上转向Verilog，倒是没有什么困难。当然这只是把一种语言翻译成另外的语言，但在现在看来是远远不够的，事实是Verilog支持的不只是把VHDL翻译
# Python Verilog 代码行统计
在软件开发领域中，代码行统计是一项非常重要的工作。通过统计代码行数，我们可以了解项目的规模、复杂程度和开发进度。在Python和Verilog这两种编程语言中，代码行统计也是常见的工作之一。本文将介绍如何使用Python编写代码行统计工具，并对Verilog代码进行行数统计。
## 代码行统计工具的编写
首先，我们来编写一个简单的Python脚本
原创
2024-05-02 05:42:19
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1、避免使用内部生成的时钟
2、绝对避免使用内部生成的异步置位/清零信号
3、避免使用锁存器
4、时序过程要有明确的复位值
5、避免模块内的三态/双向
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2010-05-31 12:35:13
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1. 为了更好地学习FPGA和深入理解Verilog语法，首先从最简单的流水灯做起。虽然简单，但是也包含了不少知识。通过这次实验项目，可以了解开发软件的使用及Verilog的编程方法，熟悉模块化设计的方法。2. 该项目主要实现的功能为：（1）10位的流水灯（2）中间两个led灯每隔100ms闪烁一次（3）两边的led灯每隔100ms流动一下，从中间向两边流水。3. 具体实现如下&nbs
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2023-10-16 14:52:50
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最近在看cordic算法，由于还不会使用matlab，真是痛苦，一系列的笔算才大概明白了这个算法是怎么回事。于是尝试用verilog来实现。用verilog实现之前先参考软件的程序，于是先看了此博文也不截图了，因为怕图形被其他博客网站检测到后屏蔽图片，造成此博文无法正常阅读。阅读此博文，需要先阅读上面这个博文的内容。 这是此博文中的C代码。避免浮点运算，所以angle数组里面的角度值都扩大了
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2024-03-20 11:18:12
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`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Enginee
原创
2022-10-10 15:24:04
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早上看了《精通Verilog》,一节课看了八十多页的，所以说并不是精读的，对于我这种半路出家接手verilog语言的人来说，现在看看基本的语法倒是觉得受益匪浅。以前上课学习了VHDL后，马上转向Verilog，倒是没有什么困难。当然这只是把一种语言翻译成另外的语言，但在现在看来是远远不够的，事实是Verilog支持的不只是把VHDL翻译
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2024-10-23 19:57:43
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看活动详情 空行 空格 缩进 缩进原则：如果地位相等，则不需要缩进；如果属于某一个代码的内部代码就需要缩进。 对齐
原创
2022-12-10 11:16:01
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任务和函数有助于简化程序，有点类似与Fortran语言的subroutine和function。任务和函数的共同点：1.任务和函数必须在模块内定义，其作用范围仅适用于该模块，可以在模块内多次调用。 2.任务和函数中可以声明局部变量，如寄存器，时间，整数，实数和事件，但是不能声明线网类型的变量。 3.任务和函数中只能使用行为级语句，但是不能包含always和initial块，设计者可以在always
逻辑在具体实现上是通过2个计数器来控制100ms的计时控制，具体如下：定义计数器A（取值范围在0~9），计数器B（取值范围0~38399），且计数器B的启动是在计数器A取值为9时才开始，而计数器A的计数条件为模块端口输入的10ms同步信号。在Netlist仿真中验证这个100ms能量统计时，如果基于Netlist仿真真实的100ms需要很长的时间（以周为时间单位了），为了达到测试的目的，直接将逻辑
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2024-05-04 13:53:06
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代码结构什么是好的代码结构？让人理解你说怎么，而不是你怎么说的。简单的代码结构README.rstLICENSEsetup.pyrequirements.txtsample/__init__.pysample/core.pysample/helpers.pydocs/conf.pydocs/index.rsttests/test_basic.pytests/test_advanced.py下面是详
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2024-02-10 07:32:41
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前言 呼吸灯也就是PWM调光，这个相比于网上其他大部分代码内容少一点，但是功能还是可以实现的。代码是在别人的基础上修改的。我自己也是迷迷糊糊的，参考链 第一版module led(LED,CLK);output reg LED = 1;input CLK;//50M...
原创
2021-11-11 15:34:43
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# 如何实现Python单例模式
## 流程概述
1. 创建一个类的实例时，先检查该类是否已经存在实例；
2. 如果已经存在实例，则返回该实例；
3. 如果不存在实例，则创建一个新的实例，并将其保存起来；
4. 以后每次请求该类的实例时，都返回之前保存的实例。
## 代码实现
在Python中，我们可以使用装饰器、元类和模块导入方式等多种方法实现单例模式。下面分别介绍每种方法的实现步骤和示
原创
2023-07-24 03:05:44
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