早上看了《精通Verilog》,一节课看了八十多页的，所以说并不是精读的，对于我这种半路出家接手verilog语言的人来说，现在看看基本的语法倒是觉得受益匪浅。以前上课学习了VHDL后，马上转向Verilog，倒是没有什么困难。当然这只是把一种语言翻译成另外的语言，但在现在看来是远远不够的，事实是Verilog支持的不只是把VHDL翻译
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2024-10-23 19:57:43
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1. modelsim怎么调用altera的库仿真啊？(megafunctions)
以前有个帖子说把quartus安装目录下的sim文件夹里面的文件编译进modelsim里面就可以了，可是sim文件夹里面我要的那个函数不是.v文件啊，还有他里面的一些.vhd文件怎么编译错误啊？ 是eda/sim_lib里，编译错误，我想是你编译的顺序不对
用EDA/SIM_LIB中文件直接放到PROJECT
前言：我想把博客当作一个记录自己学习与成长的地方，会摘抄一些自己认为重要的内容记录下来，希望大家可以一起学习一起交流。如有雷同的文章，请见谅~============================================分割线=================================================对于测试来说，编写测试用例是十分重要的一步环节。从需求确定——到编
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2024-10-24 19:32:53
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6. 交互式测试平台 在下面的几个测试平台里，我们采用了新的待测状态机，如下面代码所示。它是一个有开始 (start) 和复位 (rst) 控制的 1101Moore 序列检测器。它共有 5 个状态，在序列检测器的检测过程中，如果 start 的值变为 0 ，那么状态机复位到初始状态。当前状态到达 e 状态时，输出为 1 。/***********************
# 如何实现 Android Branch
在 Android 开发中，Branch 是一种用于深度链接和用户获取的解决方案。它可以帮助你在不同的渠道之间有效地获取和引导用户。本文将为刚入行的小白提供一篇详尽的教程，解析如何在 Android 项目中实现 Branch。
## 流程概述
下面是实现 Android Branch 的主要步骤：
| 步骤 | 描述
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没或写入某个指定的地址。FIFO的一些重要参数 FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FI
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2022-12-13 17:19:11
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下面是自己写verilog代码的一些经验和小结，和大家分享下。1、对于高速的逻辑操作（如：判断，取反等），为了保证逻辑正确和结果的稳定（不抖动），需要用 always的 case语句来实现，而不要使用 if…else…，或者assign 语句的（）？… ：…形式。也即，对于高速数据的判断选择性操作，用case比用if…else…可以满足更高的时钟要求，但占用较多的slice；同一种逻辑操作，用同步
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2024-07-12 16:02:38
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最近在看cordic算法，由于还不会使用matlab，真是痛苦，一系列的笔算才大概明白了这个算法是怎么回事。于是尝试用verilog来实现。用verilog实现之前先参考软件的程序，于是先看了此博文也不截图了，因为怕图形被其他博客网站检测到后屏蔽图片，造成此博文无法正常阅读。阅读此博文，需要先阅读上面这个博文的内容。 这是此博文中的C代码。避免浮点运算，所以angle数组里面的角度值都扩大了
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2024-03-20 11:18:12
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`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Enginee
原创
2022-10-10 15:24:04
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看活动详情 空行 空格 缩进 缩进原则：如果地位相等，则不需要缩进；如果属于某一个代码的内部代码就需要缩进。 对齐
原创
2022-12-10 11:16:01
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1、避免使用内部生成的时钟
2、绝对避免使用内部生成的异步置位/清零信号
3、避免使用锁存器
4、时序过程要有明确的复位值
5、避免模块内的三态/双向
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2010-05-31 12:35:13
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java的单元测试1. 概念java单元测试是最小的功能单元测试代码, 单元测试就是针对单个java方法的测试java程序的最小功能单元是方法2. 单元测试的优点main方法进行测试的缺点:
只能有一个main()方法, 不能把测试代码分离出来无法打印出测试结果和期望结果.例如: expected: 3628800, but actual: 123456单元测试的优点:
确保单个方
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2023-09-01 09:30:10
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碎碎念：向关注的朋友们道个歉，不好意思这一期鸽了这么久。(￣(工)￣)这是一个懒狗不想写1000行的状态机，所以写了1000行的脚本的故事。虽然本期内容与FOC的直接相关度并不大，由于是在整个项目中的一个小环节，因此还是放在这个专栏里面了。在FPGA片上调试数据收发时，多字节串口收发始终是我个人比较讨厌的环节，状态机的编写实在是让我苦不堪言（重复劳动过多）。于是乎，在一晚上手写了1400多行状态机
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2023-10-18 10:41:05
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前言 呼吸灯也就是PWM调光，这个相比于网上其他大部分代码内容少一点，但是功能还是可以实现的。代码是在别人的基础上修改的。我自己也是迷迷糊糊的，参考链 第一版module led(LED,CLK);output reg LED = 1;input CLK;//50M...
原创
2021-11-11 15:34:43
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# 使用Python解析Verilog代码的入门指南
在数字电路设计中，Verilog是一种广泛使用的硬件描述语言（HDL）。在某些情况下，开发者需要利用Python对Verilog代码进行解析。本文将向刚入行的小白介绍如何通过Python解析Verilog代码，其流程及详细步骤如下：
## 流程概述
以下是解析Verilog代码的步骤：
| 步骤 | 描述
一、reg型reg主要用于定义特定类型的变量，即寄存器变量或寄存器型数据类型的变量。寄存器变量的定义格式如下：reg 变量名1，变量名2，...；
reg [msb : lsb] 变量名1，变量名2， ...;
例如：定义输出端口seg一个寄存器数据类型的7位总线
output reg [6 : 0] seg;二、wire型对于模块中功能描述设计的所有信号都必须定义相应的变量类型。如果没有在模块
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2024-06-28 13:57:04
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文章目录前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句时钟激励语法占空比50%时钟产生方法高、低电平参数时钟产生法占空比、周期参数时钟产...
原创
2022-04-12 14:13:06
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文章目录前言Verilog Test Fixture“Hello world”之Verilog Test Fixture待仿真设计仿真示例示例详解仿真结果继承描述语法时间相关语法系统时间单位及精度设定延时等待语法有限等待语句无限等待语句变换等待语句边沿等待语句条件等待语句赋值等待语句阻塞赋值等待语句非阻塞赋值等待语句时钟激励语法占空比50%时钟产生方法高、低电平参数时钟产生法占空比、周期参数时钟产...
原创
2021-08-20 10:59:14
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最近，工程的一部分代码行为仿真正确，而且用ISE自带的xst综合工具也能综合完成，有警告，但没有错误，但是综合后的仿真结果却不对。调试了好长时间，才把代码修改完善，综合后仿真结果终于正确了。
1、假如综合时出错了，一定仔细阅读错误提示，找与之相关的代码部分，也可以看看综合时出现的警告，有没有核错误提示相关的。认真分析，错误出现在哪里，最终归结到代码的修改上。如果觉得可能是某部分代码有问题，可以先
原创
2012-10-24 20:00:25
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来源：网路素材1、前 言之前在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档。但是，文档中的大部分规范都是我自己长期总结出...
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2021-09-23 14:17:19
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