ddt安装pip install ddt使用在测试类上添加装饰器 @ddt.ddt ; 然后在测试方法（用例）上添加装饰器 @ddt.data(args); 还可以使用 @ddt.unpack 对传入的参数进行解包.from ddt import data, ddt, unpack
import unittest
import inspect
import os
import sys
@dd
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2024-08-02 22:40:54
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关键字：例化，generate，层次访问在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。命名端口连接这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用 module 的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。下面是例化一次 1位全加的例子：full_
原创
2022-12-27 21:08:40
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开启1天，点击查看活动详情 关键字：例化，generate，全加器，层次访问 在一个模块中引用另一个模块，对其端口进行相关连接，叫做
原创
2023-01-07 13:47:52
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早上看了《精通Verilog》,一节课看了八十多页的，所以说并不是精读的，对于我这种半路出家接手verilog语言的人来说，现在看看基本的语法倒是觉得受益匪浅。以前上课学习了VHDL后，马上转向Verilog，倒是没有什么困难。当然这只是把一种语言翻译成另外的语言，但在现在看来是远远不够的，事实是Verilog支持的不只是把VHDL翻译
任务和函数有助于简化程序，有点类似与Fortran语言的subroutine和function。任务和函数的共同点：1.任务和函数必须在模块内定义，其作用范围仅适用于该模块，可以在模块内多次调用。 2.任务和函数中可以声明局部变量，如寄存器，时间，整数，实数和事件，但是不能声明线网类型的变量。 3.任务和函数中只能使用行为级语句，但是不能包含always和initial块，设计者可以在always
下面是自己写verilog代码的一些经验和小结，和大家分享下。1、对于高速的逻辑操作（如：判断，取反等），为了保证逻辑正确和结果的稳定（不抖动），需要用 always的 case语句来实现，而不要使用 if…else…，或者assign 语句的（）？… ：…形式。也即，对于高速数据的判断选择性操作，用case比用if…else…可以满足更高的时钟要求，但占用较多的slice；同一种逻辑操作，用同步
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2024-07-12 16:02:38
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逻辑在具体实现上是通过2个计数器来控制100ms的计时控制，具体如下：定义计数器A（取值范围在0~9），计数器B（取值范围0~38399），且计数器B的启动是在计数器A取值为9时才开始，而计数器A的计数条件为模块端口输入的10ms同步信号。在Netlist仿真中验证这个100ms能量统计时，如果基于Netlist仿真真实的100ms需要很长的时间（以周为时间单位了），为了达到测试的目的，直接将逻辑
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2024-05-04 13:53:06
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前言 我们在做接口自动化的时候，处理接口依赖的相关数据时，通常会使用正则表达式来进行提取相关的数据。 正则表达式，又称正规表示式、正规表示法、正规表达式、规则表达式、常规表示法(Regular Expression，在代码中常简写为regex、regexp或RE) 。它是一个特殊的字符序列，它能帮助你方便的检查一个字符串是否与某种模式匹配。在很多文本编辑器里，正则表达式通常被用来检索、替换那些
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2021-04-29 15:33:23
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一、参数化简介 pytest允许在多个级别启用测试参数化： @pytest.mark.parametrize 允许在测试函数或类中定义多组参数和fixtures @pytest.fixture() 允许fixture有参数化功能 pytest_generate_tests 允许定义自定义参数化方案或
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2023-11-17 11:02:53
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使用Vs code快速生成Verilog例化模板看这里，简单几步，给你惊艳！
原创
2022-02-09 17:25:24
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封装可以隐藏实现细节，使代码模块化，继承可以扩展已经存在的代码模块，目的都是为了代码重用。多态是为了实现接口的重用。在SystemVerilog中，子类和父类之间多个子程序使用同一个名字的现象称为SystemVerilog的“多态（polymorphism）”特征。子类从父类扩展创建之后，子类就继承了父类的属性和方法，这是SystemVerilog的继承特征，但是这个继承特征需要遵循一定的规则：v
Verilog 语法中，关于模块例化有两种方法，一种是位置相关， 另外一种是名称相关 verilog 语言中形成一个模块: module module_name( input a, input b, output c, input [31:0] d, output [7:0] e, ..... in ...
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2021-07-28 11:48:00
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使用Vs code快速生成Verilog例化模板看这里，简单几步，给你惊艳！
原创
2021-08-20 10:53:09
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类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html#8.0%20Module%20Instances传递的参数是子模块中定义的parameter。传递的方法：1、module_name #( parameter1, parameter2)
原创
2023-10-20 11:13:35
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变量初始化的确定性SystemVerilog初始化顺序 SystemVerilog标准增强了变量的内嵌初始化。SystemVerilog规定所有内嵌初始化先于仿真时刻0执行的事件。这就保证了如果Initial或者always过程块读取具有内嵌初始值的变量时取得正确的初始值，这个确定行为消除了Verilog标准中的不确定性。注意：SystemVerilog变量内嵌初始化不引发仿真事件。使用增强的Sy
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2024-06-28 09:48:14
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所有的端口声明都隐含地声明为wire，因此在这种情况下端口方向就足够了。然而需要存储值的输出端口应该声明为 reg 数据类型，并且可以在程序块中使用，比如 always 和 initial only。输入或inout类型的端口不能声明为reg，因为它们是由外部连续驱动的，不应该存储值，
原创
2022-02-14 11:30:47
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子电路模块子电路模块的使用 一个verilog模块能够作为一个子电路包含在另一个模块中。采用这种方式，所有的模块都必须定义在一个文件中，那么verilog编译器就必须被告知每个模块的所属。模块例化的通用形式和门例化语句类似。 modulename [#(parameter overrides)] instance_name( &
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2023-12-19 14:00:33
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所有的端口声明都隐含地声明为wire，因此在这种情况下端口方向就足够了。然而需要存储值的输出端口应该声明为 reg 数据类型，并且可以在程序块中使用，比如 always 和 initial only。输入或inout类型的端口不能声明为reg，因为它们是由外部连续驱动的，不应该存储值，而是尽快反映外部信号的变化。连接
原创
2021-08-20 14:24:40
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1、设计用例变量，提高参数灵活性 在DoExcel 加入断言，执行测试，完成测试结果回写一文中，自动化测试已经实现了，但是每次还是需要自己手动去修改测试数据，Excel用例的参数列现在也可以来设计一些变量，在do_excel方法中再去替换变量的值，保证唯一性约束的参数每一次测试的时候数据都不一样，使得我们的测试框架可以重复执行，并且免去每次测试前手动修改用例中测试数据的烦恼。2、以注册接口的用例设
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2023-09-29 21:14:41
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泛型●泛型，即“参数化类型”。一提到参数，最熟悉的就是定义方法时有形参，然后 调用此方法时传递实参。● 参数化类型，就是将类型由原来的具体的类型参数化，类似于方法中的变量参数， 此时类型也定义成参数形式（可以称之为类型形参），然后在使用/调用时传入具 体的类型（类型实参）。publ ic class Demo {
private T p;
publ ic T getP() {
return p;
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2023-09-07 16:17:17
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