SystemVerilog文本值和数据类型1、增强的文本值赋值给一个向量赋予文本值 在Veirlog语言中，一个向量可以很容易地赋值为全00、全x（不确定）或全z（高阻态）。parameter SIZE = 64;
reg [SIZE-1 :0] data;
data = 0;//将数据各位置0
data = 'bz;//将数据各位置z
data = 'bx;//将数据各位置x上例中每个赋值都是可
模块端口和与之链接的信号的数据类型必须遵循以下规定: 1.输入端口在模块内部必须为wire形数据；在模块外部可以连接wire或者reg型数据。2.输出端口在模块内部可以为wire或者reg型数据，在模块外部必须连接到wire型数据。3.连接的两个端口位宽可以不同。veirlog中的端口类型 input output inout,所有的端口在声明时都默认为wire类型。reg 本质是存储器，有寄存功
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2024-07-15 15:13:12
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学习的参考资料是夏宇闻的《veirlog经典教程》第三版，可能刚看这本书有点迷糊，但我觉得有从语言基础的同学学起来还是能看懂的。这里我列举了自己学习觉得应该注意的地方。Verilog HDL的基本语法 11.变量：变量即在程序运行过程中其值可以改变的量,在Verilog HDL中变量的数据类型有很多种wire型 wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。Verilog程序
