Verilog实现产生任意占空比的PWM波

原创

wx61c3d11c4f45f 2021-12-23 14:00:55 ©著作权

文章标签 FPGA Verilog 源程序主时钟开发板 文章分类 后端开发

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实现思路

实现方法很简单，使用一个计数器一直计数，然后和两个值进行比较，一个值是高电平时间h_time，一个值是周期period，在小于h_time期间，输出高电平；大于h_time期间，输出低电平，到达周期period时，计数器清零。

Verilog实现产生任意占空比的PWM波_开发板

源程序

端口说明

clk：时钟信号
nreset：复位信号，低电平复位，输出为0
en：使能信号，高电平使能输出，低电平输出为0,
period：PWM的周期，如主时钟96M，产生4MHz的波形，则period = 96/4 = 24
h_time：高电平的时间，如主时钟96M，产生4MHz，占空比25%的波形，则h_time = 24 * 0.25 = 6
pwm：PWM波输出

源程序

pwm_gen.v

module pwm_gen(
input nreset,
input clk,
input en,
input [15:0] period,
input [15:0] h_time,
output reg pwm
);
reg [31:0] CNT;
always @ (posedge clk)
begin
    if(!nreset)
        CNT <= 0;
    else if(CNT >= period - 1 )
        CNT <= 0;
    else
        CNT <= CNT + 1;
end
always @ (posedge clk)
begin
    if(!nreset)
        pwm <= 0;
    else    //nreset = 1
    begin
        if(en == 0)
            pwm <= 0;
        else    //en = 1
        begin
            if(CNT <= h_time - 1)
                pwm <= 1;
            else
                pwm <= 0;
        end
    end
end
endmodule