用Verilog实现寻找数据 第一个1和最后一个1的位置
寻找数据中的第一个1的位置
// find fist one
module find_ones(
input [7:0] x,
output [2:0] y);
wire [3:0] data_4;
wire [1:0] data_2;
assign y[2] = | x[7:4];
assign data_4= y[2] ? x[7:4] : x[3:0] ;
assign y[1] = | data_4[3:2];
assign data_2 = y[1] ? data_4[3:2] : data_4[1:0];
assign y[0] = data_2[1];
endmodule
寻找数据中最后一个1的位置
// find the last one
module find_one(
input [7:0] data,
output [2:0] index);
wire [3:0] data_4;
wire [1:0] data_2;
assign index[2] = ~|data[3:0];
assign data_4 = index[2] ? data[7:4]:data[3:0];
assign index[1] = ~|data_4[1:0];
assign data_2 = index[1] ? data_4[3:2] : data_4[1:0];
assign index[0] = ~data_2[0];
endmodule
testbench(sv)
// 类定义，产生随机变量
class data_rand;
rand logic [7:0]data;
endclass
//-----------------------------------
// 接口定义
interface find_if;
logic [7:0] x;
logic [2:0] y;
modport DUT (input x, output y);
modport TB (input y, output x);
endinterface
//-------------------------
// 顶层top 只例化模块
module tb();
find_if if0(); // the () is must;
tb_find_one tb_find_one(if0);
find_one find_one(
.data(if0.x),
.index(if0.y));
endmodule
//------------------------------
// 激励产生模块
module tb_find_one(find_if.TB tb_if);
data_rand dr; //声明类指针
initial begin
dr=new(); // 为类分配内存
tb_if.x=8'b00010000;
#30
tb_if.x=8'b01010100;
#30
tb_if.x=8'b01000000;
#30
tb_if.x=8'b01100000;
#30
assert(dr.randomize()); // 随机数的产生和断言
tb_if.x=dr.data;
#30
assert(dr.randomize());
tb_if.x=dr.data;
#30
assert(dr.randomize());
tb_if.x=dr.data;
#20
$finish; // 终止仿真
end
endmodule
本质上和83编码器差不多，还可以用casex来做
casex(num)
4'bxxx1: out = 3'd1;
4'bxx10: out = 3'd2;
4'bx100: out = 3'd3;
4'b1000: out = 3'd4;
default : out = 3'b0;
endcase
