luoganttcc的博客_verilog

verilog触发器

代码在git├── compile.sh├── fn├── fn_sw.v├── stimulus_tb.v├── test.vcd└── wave.lxtsh compile.sh

verilog

git

原创 2023-01-25 21:13:09 37 阅读

verilog 实战反向器

在这里我用的是iverilog 编译代码,用gtk来显示波形,纯linux开发代码在gitinveter.v//反相起器设计`timescale 1ns/10psmodule inv( A, Y );input A;output Y;assign Y=~A;endmodulestimulus_tb

fpga开发

git

bash

原创 2023-01-16 10:56:08 134 阅读

verilog 实战与非门

代码在git 你可以直接 sh compile.sh来运行nandgate.v//与非门设计`timescale 1ns/10psmodule nand_gate( input A, input B, output Y ); assign Y=~(A & B);endmod

芯片

fpga开发

git

bash

原创 2023-01-16 10:55:56 151 阅读

verilog 计数器

counter.v`timescale 1 ns/10 ps module con (clk,res,y);input clk;input res;output[7:0] y;reg[7:0] y; //触发器定义成reg变量;wire[7:0] sum; //+1 运算结果assign sum=y+1; //组合逻辑部分

fpga开发

verilog

触发器

sed

组合逻辑

原创 2023-01-16 10:55:28 229 阅读

verilog 四级伪随机数发生器

b站视频链接代码在git . 目录结构 ├── compile.sh ├── random.v └── stimulus_tb.vrandom.v//2022-05-17//四级伪随机码发生器`timescale 1 ns/10 ps module m_gen (clk,res,y);input clk;input res;output y

fpga开发

verilog

触发器

sed

git

原创 2023-01-16 10:55:10 202 阅读

verilog 秒计数器,分频器

.├── compile.sh├── sec_count.v└── stimulus_tb.v代码在gitb站视频解说sec_count.v//2022-05-18 ,罗干//秒计数器,0-9 循环;`timescale 1ns/10psmodule s_counter( clk, res,

fpga开发

sed

git

bash

原创 2023-01-16 10:54:55 162 阅读

移位寄存器原理图

所谓“移位”，就是将移位寄存器所存各位数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向跟随D状态。那它移

fpga开发

移位寄存器

寄存器

触发器

原创 2023-01-16 10:54:01 1212 阅读

Verilog数字系统设计——移位寄存器实现

link这里用例子说明较为清晰：假如一个二进制数字是 1111100000 自循环左移 --> 1111000001

fpga开发

移出

循环右移

sed

原创 2023-01-16 10:53:46 1217 阅读

计算机组成原理:加法器

上一讲，我们看到了如何通过电路，在计算机硬件层面设计最基本的单元，门电路。我给你看的门电路非常简单，只能

数字电路

加法器

或门

异或门

原创 2023-01-16 10:53:13 331 阅读

夏宇闻 verilog 二分器代码加仿真

代码在gitmuxtwo.v`timescale 1ns/10psmodule muxtwo(out,a,b,sl);input a,b,sl;output out;reg out; always@(sl or a or b ) if (! sl) out=a; else o

fpga开发

verilog

git

sed

原创 2023-01-13 00:54:15 96 阅读

verilog 状态机三角波发生器

代码在git

verilog

fpga开发

git

原创 2023-01-13 00:53:36 56 阅读

verilog实现串口通信处理器

b站视频代码在git.├── cmd_pro.v├── compile.sh├── fn├── stimulus_tb.v├── test.vcd├── UART_RXer.v├── UART_top.v├── UART_TXer.v└── wave.lxtsh compile.sh

fpga开发

verilog

git

原创 2023-01-13 00:53:31 76 阅读

译码与编码

译码是将数转化为二进制比特流编码是将二进制比特流转化成一个数

verilog

fpga开发

原创 2023-01-13 00:53:27 68 阅读

Verilog中高位与低位

Verilog中信号定义位宽的一些问题总是被Verilog中信号定义位宽的问题所困扰：可以看到data1和data2最后的赋值结果都是一样的，但是注意到最高位和

fpga开发

Verilog

赋值

十进制

原创 2023-01-13 00:40:51 488 阅读

verilog HDL中定义位宽到底是[高位:0]还是[0:高位] 为什么看到了两种写法

两种都可以[高位：0]为降序表示，即高位在前，低位在后[0：高位]为升序表示，即低位在前，高位在后使用时哪种方便用哪个，习惯而已

数字电路

升序

原创 2023-01-13 00:40:45 53 阅读

reg[0:3] 与reg[3:0] 流水灯

reg [0:3] led 当定义 led

fpga开发

系统时钟

sed

移位寄存器

原创 2023-01-13 00:40:43 103 阅读

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