xilinx7系列FPGA片上资源说明。。。持续更新

FDCE：Primitive: D Flip-Flop with Clock Enable and AsynchronousClear，具有异步复位和时钟使能功能的D触发器。

异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

 

 verilog实例化模板：

1 FDCE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDCE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .CLR(CLR), // 1-bit Asynchronous clear input
8 .D(D) // 1-bit Data input
9 );

 

FDPE： D Flip-Flop with Clock Enable and AsynchronousPreset，具有时钟启用和异步预置功能的D触发器。

The asynchronous PRE, when High, overrides all other inputs and sets the(Q) output High. Data on the (D) input is loaded into the flip-flop when PRE is Low and CE is High on the

Low-to-High clock (C) transition.

异步PRE（高）将覆盖所有其他输入并设置（Q）输出高。当输入端上的PRE低而CE高时，（D）输入端上的数据于时钟上升沿期间加载到Q端。

 

 verilog实例化模板：

1 FDPE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDPE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .PRE(PRE), // 1-bit Asynchronous preset input
8 .D(D) // 1-bit Data input
9 );

 

FDRE： D Flip-Flop with Clock Enable and SynchronousReset，具有时钟启用和同步复位功能的D触发器。

时钟上升沿时R=1复位，R高位有效。

 

 verilog实例化模板：

1 FDRE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDRE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .R(R), // 1-bit Synchronous reset input
8 .D(D) // 1-bit Data input
9 );

 

FDSE： D Flip-Flop with Clock Enable and SynchronousSet，具有时钟启用和同步置位的D触发器。

 S=1上升沿置位，S高位有效。

 

 verilog实例化模板：

1 FDSE #(
2 .INIT(1'b0) // Initial value of register (1'b0 or 1'b1)
3 ) FDSE_inst (
4 .Q(Q), // 1-bit Data output
5 .C(C), // 1-bit Clock input
6 .CE(CE), // 1-bit Clock enable input
7 .S(S), // 1-bit Synchronous set input
8 .D(D) // 1-bit Data input
9 );