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原创
2023-01-25 21:10:21
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本文目录前言一、Verilog入门教程1.基础语法2.数值表示3.数据类型4.表达式5.编译指令6.过程结构7.过程赋值8.语句块9.连续赋值语句10.延时语句11.时序控制12.条件语句13.多路分支语句14.循环语句15.过程连续赋值16.数值转换二、Verilog实例分享1.计算数据位数2.多次判断3.循环计数4.捕捉上升&下降沿总结 前言 本文记录了Verilog语言的入门基
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2024-06-29 22:01:38
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SystemVerilog学习——数据类型1. 内建数据类型1.1 逻辑数值类型1.2 符号类型
Control StatementsVerilog中的if, else, repeat, while, for, case看起来完全像C语言！但是Verilog是HDL，我们需要用这些关键字来描述硬件，这意味着如果不小心对待这些控制语句，我们的硬件可能会出现问题。If-elseif-else语句根据不同的条件来决定是否执行哪一部分代码。// begin and end act like curly
集成电路的设计经历了从原理图绘制（工程师在纸上绘制晶体管及其连接，以便对其设计，使其可以在硅上制造）到硬件描述语言的转变，这是因为大型的设计，如果使用原理图的方式进行设计会耗费大量的人力
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2022-02-14 11:27:10
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集成电路的设计经历了从原理图绘制（工程师在纸上绘制晶体管及其连接，以便对其设计，使其可以在硅上制造）到硬件描述语言的转变，这是因为大型的设计，如果使用原理图的方式进行设计会耗费大量的人力、时间和资源等，这催生着硬件描述语言的诞生！
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2021-08-20 15:00:39
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本篇博客讲的是Verilog HDL中的数据类型，我最常用的数据类型，无非就三种，reg、wire，integer；其中integer 主要在for 循环中使用。
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2022-02-14 11:33:20
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本篇博客讲的是Verilog HDL中的数据类型，我最常用的数据类型，无非就三种，reg、wire，integer；其中integer 主要在for 循环中使用。
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2021-08-20 10:52:22
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Verilog中的参数是使得设计更具有通用性、易读性的手段之一，使用十分频繁。
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2021-08-20 10:57:24
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模块化设计思想是Verilog的核心，也是数字设计的核心，模块化设计就像搭建积木一样搭建数字电路。
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2021-08-20 14:25:20
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always块是Verilog中的程序块之一。always块内的语句是按顺序执行的。
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2021-08-20 15:00:15
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Verilog中的参数是使得设计更具有通用性、易读性的手段之一，使用十分频繁。
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2022-02-09 17:29:51
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always块是Verilog中的程序块之一。always块内的语句是按顺序执行的。
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2022-02-14 11:24:45
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模块化设计思想是Verilog的核心，也是数字设计的核心，模块化设计就像搭建积木一样搭建数字电路。
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2022-02-14 11:33:00
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case语句检查给定的表达式是否与列表中的其他表达式之一相匹配，并据此进行分支。它通常用于实现一个多路复用器。
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2022-02-09 17:29:27
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仿真中通常会依次执行一组Verilog语句。这些语句被放置在一个程序块中。在Verilog中主要有两种类型的程序块--initial块和always块。
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2022-02-14 11:29:04
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不能处理的数据是没有用的，在数字电路和计算机系统中总是需要一些形式的计算，让我们来看看Verilog中的一些运算符，
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2022-02-14 11:31:20
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所谓的块语句，无非就是一组语句，例如在initial或者always中，使用begin...end或者fork...join包裹的语句，都可以称为块语句。块语句有两种
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2022-02-14 11:31:53
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generate块应用的场合通常是对模块进行批量例化，或者有条件的例化，使用参数进行控制对哪些模块进行例化，或者例化多少。不仅限于模块例化，当同一个操作或模块实例需要多次重复，或者某些代码需要根据给定的Verilog参数有条件地包含时，这些语句特别方便。
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2021-08-20 14:59:23
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