Control StatementsVerilog中的if, else, repeat, while, for, case看起来完全像C语言！但是Verilog是HDL，我们需要用这些关键字来描述硬件，这意味着如果不小心对待这些控制语句，我们的硬件可能会出现问题。If-elseif-else语句根据不同的条件来决定是否执行哪一部分代码。// begin and end act like curly
foreach结构指定在数组元素上的迭代。它的自变量是一个指明任意类型数组（固定尺寸的、动态的、及联合数组）的标识符，然后紧跟着一个包围在方括号内的循环变量的列表。每一个循环变量对应于数组的某一维。foreach结构类似于一个使用数组范围替代一个表达式来指定重复次数的repeat循环。 例子：
string words[2] = {"hello", "world"};
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2024-02-29 15:37:19
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SystemVerilog学习——数据类型1. 内建数据类型1.1 逻辑数值类型1.2 符号类型
SystemVerilog基本语法总结（上）在总结SV的语法之前，先分享一些关于SV的笔试题目，这样更显得具有针对性的总结。a. 验证中，代码覆盖率是指（衡量哪些设计代码在激活触发，而哪一些则一直处于非激活状态的统计数据）。b. SystemVerilog中，从一个类派生一个新类的关键字是（extends）c. SystemVerilog中，仿真器运行一个用例需要建立多个子线程，这些子线程结束时间
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2024-04-23 14:39:46
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顺序语句是执行完一句再执行下一句，如果有非阻塞就要按照并行处理，再说几个概念：
并行，顺序：verilog主要的模块之间都是并行执行的，例如各个always之间 如果你在一个always中要对a赋值，而在另一个always中要使用a的值，这时候就要注意了，两者并行的，处理先后不能确定。 你当前处理的a，是这个时钟被赋值的还是上一时钟被赋值的，意义可能完全不同，这就是并行需要考虑的问题。
而在al
sv
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2022-08-01 08:40:41
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Verilog/System Verilog 硬件设计语法说明SV通常语法说明声明相关语法包文本值和数据类型枚举数据类型用户自定义类型结构体联合体数组SV过程块改进的case语句改进的if...else判断语句SV状态机模型特殊语法说明 SV通常语法说明声明相关语法`include `include指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定
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2024-07-25 09:36:04
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Systemverilog 语法总结（中）上一个博客分享了SV基本的概念，这一博客继续分享，等下一个博客分享一个公司的验证的笔试题目。 l 事件背景：Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是一个零宽度的脉冲）。解决方法：Systemverilog 引入了triggered()函数，用于
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2024-04-29 22:53:48
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参考文献：https://www.chipverify.com/systemverilog/systemverilog-eventevent和旗语semaphore以及mailbox都是用于线程间的通信(IPC)，负责线程之间的数据交换和同步。EVENT事件是静态的同步对象句柄（可以像参数一样在子程序中传递），它用来同步多个并发的进程，比如某个进程等待着事件，而另一个进程则触发这个事件。几个特征：
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2024-05-16 19:03:14
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一、过程语句 可以在 begin 或 fork 语句中使用标识符，然后在相对应的 end 和 join 语句中放置相同的标号，这使得程序块的首尾匹配更加容易。也可以把标识符放在其他语句里，如 endmodule、endtask、endfunction 等。 SV为循环功能增加了两个新语句，第一个是 continue，用于再循环中跳出本轮循环剩下的语句而直接进入下一轮循环。第二个是 break，
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2024-03-08 22:23:08
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1、function和task简介Systemverilog和Verilog中的 function 和 task有一些区别。1.1 verilog中task可以消耗时间，而function不能消耗时间。function不能包含一些消耗时间的语句，例如：#100n; @ ; wait()等fucntion不能调用taskverilog中的function必须要有返回值，并且返回值必须被使用，例如用到
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2024-08-27 17:12:00
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system verilog for verification:类中的方法默认使用自动存储；程序中的任务的局部变量会使用共享的静态存储区，若在程序的多个地方调用同一任务，不同线程之间会窜用这些局部变量；全局变量（$root）-程序变量-类变量-方法变量；类应当在program或者module外的定义；模块和程序块中的子程序缺省情况下仍然使用静态存储；局部变量在仿真开始前就被赋了初值，当试图在声明中
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2024-02-22 13:22:56
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1、合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [7:0] bytes ；2）非合并数组：Bit [7:0] bytes [0:3] 
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2024-05-09 14:52:43
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它表示该模块将接收一个单一的位（1位）输入信号，该信号可以是0或1。输入端口可以接收一个单独的信号，通常是一
原创
2024-08-22 15:20:49
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学习Verilog和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外（例如VHDL是你的第一门硬件描述语言）。学会了语法不懂硬件思维也不可以，因为你不能使用软件思维来设计硬件电路。
原创
2022-02-14 11:34:18
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学习Verilog和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外（例如VHDL是你的第一门硬件描述语言）。学会了语法不懂硬件思维也不可以，因为你不能使用软件思维来设计硬件电路。
原创
2021-08-20 14:30:20
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2.1选择存储类型灵活性：如果数组的索引是连续的非负整数0、1、2、3等等，则应该使用定宽或者动态数组，长度可变的数据包使用动态数组。存储用量：使用双状态类型可以减少仿真的存储器用量，尽量使用32比特的整数倍最为数据带宽速度：应该根据每个时钟周期内的存取次数来选择数组类型排序：如果元素是一次性加入的话，则应该选择定宽或者动态数组，逐个加入的话则应该选择队列，队列的首尾加入元素的效率很高选择最优的数
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2024-05-30 11:30:31
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Verilog语法 Verilog简介 Verilog是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
原创
2022-11-21 16:33:47
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语法子集很小，易用。 模块：module…endmodule 端口：input,output,inout(双向特殊) inout比较难用，有一张真值表，需要大家观察后书写，基本原则就是输入时一定是高阻态（z），与问号冒号运算符搭配使用。 信号：wire,reg,tri(测试用)… reg与wire常
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2017-10-03 15:37:00
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Verilog 早期版本仅有静态生命周期的概念，同一个function或者task无论你调用多少次内部的变量都是分配的同一个地址。没有调用堆栈的操作。 在Verilog-2001 标准中引入了动态生命周期的概念，任务或者函数中的变量可以定义为动态变量。动态变量主要用来描述在测试程序、抽象系统级、transaction级或总线功能模型中的验证程序动态变量也可以用来编写可重入的任
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2024-03-30 08:02:56
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