传统的Veriog仅仅支持文字表述上的字符串， 而SystemVerilog将字符串作为了内建的数据类型。类似C++的std::string类型，SystemVerilog字符串类型支持很多操作和函数。SytemVerilog字符串类型支持的操作和方法：一些有用的系统任务SytemVerilog字符串类型支持的操作和方法操作 &
always和initial需要清楚哪些语句需要放到硬件世界，哪些语句需要放到软件世界！module/endmodule，interface/endinterface被视为硬件世界！program/endprogram，class/endclass被视为软件世界！过程语句alwaysalways为了描述硬件电路的行为，使用时需要注意：哪种方式是时序电路描述，哪种方式是组合电路描述；always中的
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2024-08-02 22:32:46
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概述 在验证调试过程中，如果有时候能在终端打印一些信息是非常有帮助的。 比如你在验证一个串口的环回模块，发送端每隔一段时间就会发送1个BYTE数据到接收端。如果你不想通过一个一个地比对波形来验证发送与接收是否一致
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2024-03-27 07:31:30
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一：系统调用函数1：必须在procedure中执行，always，initial，task，function2：$display,$write,$monitor,$strobe （1）$display("..",arg2,arg3,...) 在active区 （2）$write("..", arg2,arg3,...)类似于display，但$write在输出字符串里不添加换行符 （3）$m
Verilog HDL中总共有19种数据类型 4 个最基本的数据类型：integer型、parameter型、reg型和wire型。 其他的类型有 ：large型、medium型、scalared型、 time型、small型、tri型、trio型、tril型、 &n
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2024-07-04 20:48:16
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一、概述 前面已经介绍了向RAM中写入静态字模数据来显示静态的字符和汉字。接下来实现动态显示字符在OLED屏的不同位置。 动态显示字符的核心就是从ROM中读取字符的字模，但取出来的字模数据如果直接写进RAM的话，只能实现字符在某一页的显示，而不能实现任
Verilog实现VGA字符显示 实现目标 在显示器中以640*480的分辨率显示0-9、A-Z、‘：’、‘*’的任意字符，字符大小为7*8的像素规模。 实现原理 1、基本的VGA显示 所有VGA显示
实际硬件中，计算是并发进行的，在Verilog中通过initial、always、连续赋值来模拟，在测试平台中为了模拟、检验Verilog中的这些语句块，tb使用许多并发的线程。 1. 线程的定义和使用1.1 定义线程initial 、always、assign都是进程，初次之外还有：fork join其内的语句并发，fork-join块执行完才执行后面的语句。fork join_none其内 的
Verilog本质上也是一门高级语言，因而也提供了丰富打印信息、输出信息的系统函数。<br> Verilog提供的打印系统函数分为三类：<br>
显示/写系统函数(Display and Write tasks)<br>
脉冲选择监视系统函数(strobed monitoring tasks)<br>
连续监视系统函数(continuous m
概述 在验证调试过程中，如果有时候能在终端打印一些信息是非常有帮助的。 比如你在验证一个串口的环回模块，发送端每隔一段时间就会发送1个BYTE数据到接收端。如果你不想通过一个一个地比对波形来验证发送与接收是否一致的话，你可以选择将每一个发送的值和接收的值直接打印到终端。 又比如你的 RTL 中某个参数出现了一个不在预期范围内的值，你就可以在此时打印一条错误信息到终端，这样很快就可
foreach结构指定在数组元素上的迭代。它的自变量是一个指明任意类型数组（固定尺寸的、动态的、及联合数组）的标识符，然后紧跟着一个包围在方括号内的循环变量的列表。每一个循环变量对应于数组的某一维。foreach结构类似于一个使用数组范围替代一个表达式来指定重复次数的repeat循环。 例子：
string words[2] = {"hello", "world"};
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2024-02-29 15:37:19
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SystemVerilog学习——数据类型1. 内建数据类型1.1 逻辑数值类型1.2 符号类型等fucntion不能调用taskverilog中的function必须要有返回值，并且返回值必须被使用，例如用到
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2024-08-27 17:12:00
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一、过程语句 可以在 begin 或 fork 语句中使用标识符，然后在相对应的 end 和 join 语句中放置相同的标号，这使得程序块的首尾匹配更加容易。也可以把标识符放在其他语句里，如 endmodule、endtask、endfunction 等。 SV为循环功能增加了两个新语句，第一个是 continue，用于再循环中跳出本轮循环剩下的语句而直接进入下一轮循环。第二个是 break，
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2024-03-08 22:23:08
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参考文献：https://www.chipverify.com/systemverilog/systemverilog-eventevent和旗语semaphore以及mailbox都是用于线程间的通信(IPC)，负责线程之间的数据交换和同步。EVENT事件是静态的同步对象句柄（可以像参数一样在子程序中传递），它用来同步多个并发的进程，比如某个进程等待着事件，而另一个进程则触发这个事件。几个特征：
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2024-05-16 19:03:14
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Systemverilog 语法总结（中）上一个博客分享了SV基本的概念，这一博客继续分享，等下一个博客分享一个公司的验证的笔试题目。 l 事件背景：Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是一个零宽度的脉冲）。解决方法：Systemverilog 引入了triggered()函数，用于
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2024-04-29 22:53:48
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Verilog/System Verilog 硬件设计语法说明SV通常语法说明声明相关语法包文本值和数据类型枚举数据类型用户自定义类型结构体联合体数组SV过程块改进的case语句改进的if...else判断语句SV状态机模型特殊语法说明 SV通常语法说明声明相关语法`include `include指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定
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2024-07-25 09:36:04
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1、合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [7:0] bytes ；2）非合并数组：Bit [7:0] bytes [0:3] 
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2024-05-09 14:52:43
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system verilog for verification:类中的方法默认使用自动存储；程序中的任务的局部变量会使用共享的静态存储区，若在程序的多个地方调用同一任务，不同线程之间会窜用这些局部变量；全局变量（$root）-程序变量-类变量-方法变量；类应当在program或者module外的定义；模块和程序块中的子程序缺省情况下仍然使用静态存储；局部变量在仿真开始前就被赋了初值，当试图在声明中
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2024-02-22 13:22:56
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2.1选择存储类型灵活性：如果数组的索引是连续的非负整数0、1、2、3等等，则应该使用定宽或者动态数组，长度可变的数据包使用动态数组。存储用量：使用双状态类型可以减少仿真的存储器用量，尽量使用32比特的整数倍最为数据带宽速度：应该根据每个时钟周期内的存取次数来选择数组类型排序：如果元素是一次性加入的话，则应该选择定宽或者动态数组，逐个加入的话则应该选择队列，队列的首尾加入元素的效率很高选择最优的数
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2024-05-30 11:30:31
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