always和initial需要清楚哪些语句需要放到硬件世界，哪些语句需要放到软件世界！module/endmodule，interface/endinterface被视为硬件世界！program/endprogram，class/endclass被视为软件世界！过程语句alwaysalways为了描述硬件电路的行为，使用时需要注意：哪种方式是时序电路描述，哪种方式是组合电路描述；always中的
转载
2024-08-02 22:32:46
0阅读
概述 在验证调试过程中，如果有时候能在终端打印一些信息是非常有帮助的。 比如你在验证一个串口的环回模块，发送端每隔一段时间就会发送1个BYTE数据到接收端。如果你不想通过一个一个地比对波形来验证发送与接收是否一致
转载
2024-03-27 07:31:30
455阅读
Verilog HDL中总共有19种数据类型 4 个最基本的数据类型：integer型、parameter型、reg型和wire型。 其他的类型有 ：large型、medium型、scalared型、 time型、small型、tri型、trio型、tril型、 &n
转载
2024-07-04 20:48:16
165阅读
测试文件该怎么写？首先看一个简单代码案例：`timescale 1ns/10ps //1module test; //2 intput wire[15:0] a; output reg[15:0] b; reg clock;chip chip(.clock(.clock)); //3always #5 clock=~cl
传统的Veriog仅仅支持文字表述上的字符串， 而SystemVerilog将字符串作为了内建的数据类型。类似C++的std::string类型，SystemVerilog字符串类型支持很多操作和函数。SytemVerilog字符串类型支持的操作和方法：一些有用的系统任务SytemVerilog字符串类型支持的操作和方法操作 &
一：系统调用函数1：必须在procedure中执行，always，initial，task，function2：$display,$write,$monitor,$strobe （1）$display("..",arg2,arg3,...) 在active区 （2）$write("..", arg2,arg3,...)类似于display，但$write在输出字符串里不添加换行符 （3）$m
一、概述 前面已经介绍了向RAM中写入静态字模数据来显示静态的字符和汉字。接下来实现动态显示字符在OLED屏的不同位置。 动态显示字符的核心就是从ROM中读取字符的字模，但取出来的字模数据如果直接写进RAM的话，只能实现字符在某一页的显示，而不能实现任
verilog数字时钟设计功能说明问题分析及模块实现模24计数器模60计数器模6计数器模10计数器模60计数器数码管驱动电路11位控制位说明分频器数字时钟顶层文件实现写在后面 功能说明本文实现一个采用同步计数，具有暂停以及用11位控制字进行时分秒置位功能的24h数字时钟。问题分析及模块实现数字时钟由时分秒三部分组成，为此需要设计分频器、模24的计数器和模60的计数器，此外为了在多位共阴极数码管上
Verilog实现VGA字符显示 实现目标 在显示器中以640*480的分辨率显示0-9、A-Z、‘：’、‘*’的任意字符，字符大小为7*8的像素规模。 实现原理 1、基本的VGA显示 所有VGA显示
实际硬件中，计算是并发进行的，在Verilog中通过initial、always、连续赋值来模拟，在测试平台中为了模拟、检验Verilog中的这些语句块，tb使用许多并发的线程。 1. 线程的定义和使用1.1 定义线程initial 、always、assign都是进程，初次之外还有：fork join其内的语句并发，fork-join块执行完才执行后面的语句。fork join_none其内 的
Verilog本质上也是一门高级语言，因而也提供了丰富打印信息、输出信息的系统函数。<br> Verilog提供的打印系统函数分为三类：<br>
显示/写系统函数(Display and Write tasks)<br>
脉冲选择监视系统函数(strobed monitoring tasks)<br>
连续监视系统函数(continuous m
概述 在验证调试过程中，如果有时候能在终端打印一些信息是非常有帮助的。 比如你在验证一个串口的环回模块，发送端每隔一段时间就会发送1个BYTE数据到接收端。如果你不想通过一个一个地比对波形来验证发送与接收是否一致的话，你可以选择将每一个发送的值和接收的值直接打印到终端。 又比如你的 RTL 中某个参数出现了一个不在预期范围内的值，你就可以在此时打印一条错误信息到终端，这样很快就可
最近做芯片的功耗分析，需要用 PTPX 读入门级仿真写出的 VCD 文件。门级仿真的速度非常慢，所以关注了一下和速度相关的 TimeScale 的东西。对于 TimeScale 的精确定义，可以参考 Veriog 的 1364 标准。手头的 2001 和 2005 两个版本，这方面的阐述是一样的，没有变化。简要说，TimeScale 分 time unit 和 time precision 两部分
转载
2024-07-08 08:08:42
444阅读
foreach结构指定在数组元素上的迭代。它的自变量是一个指明任意类型数组（固定尺寸的、动态的、及联合数组）的标识符，然后紧跟着一个包围在方括号内的循环变量的列表。每一个循环变量对应于数组的某一维。foreach结构类似于一个使用数组范围替代一个表达式来指定重复次数的repeat循环。 例子：
string words[2] = {"hello", "world"};
转载
2024-02-29 15:37:19
979阅读
一个电路能跑到多少M的时钟呢？这和电路的设计有密切联系（组合逻辑的延时），我们知道电路器件都是由一定延迟的，所以信号的仿真很重要。如果延迟时间大于时钟，就会导致时序违例，出现逻辑错误。项目要求300M怎么实现呢？学习涉及如下： 建立时间保持时间；电路延时时钟频率关键路径流水线设计来提高CLK 首先来看下D触发器一、D触发器时序分析 上升沿前后对D有一定要求，称为上升时
SystemVerilog学习——数据类型1. 内建数据类型1.1 逻辑数值类型1.2 符号类型等fucntion不能调用taskverilog中的function必须要有返回值，并且返回值必须被使用，例如用到
转载
2024-08-27 17:12:00
117阅读
参考文献：https://www.chipverify.com/systemverilog/systemverilog-eventevent和旗语semaphore以及mailbox都是用于线程间的通信(IPC)，负责线程之间的数据交换和同步。EVENT事件是静态的同步对象句柄（可以像参数一样在子程序中传递），它用来同步多个并发的进程，比如某个进程等待着事件，而另一个进程则触发这个事件。几个特征：
转载
2024-05-16 19:03:14
301阅读
一、过程语句 可以在 begin 或 fork 语句中使用标识符，然后在相对应的 end 和 join 语句中放置相同的标号，这使得程序块的首尾匹配更加容易。也可以把标识符放在其他语句里，如 endmodule、endtask、endfunction 等。 SV为循环功能增加了两个新语句，第一个是 continue，用于再循环中跳出本轮循环剩下的语句而直接进入下一轮循环。第二个是 break，
转载
2024-03-08 22:23:08
80阅读
Verilog/System Verilog 硬件设计语法说明SV通常语法说明声明相关语法包文本值和数据类型枚举数据类型用户自定义类型结构体联合体数组SV过程块改进的case语句改进的if...else判断语句SV状态机模型特殊语法说明 SV通常语法说明声明相关语法`include `include指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定
转载
2024-07-25 09:36:04
690阅读
