与微软Visual Studio.NET程序开发有可视化工具的支持相比，人们在开发基于Java的Web用户界面时仍然需要手工书写大量的标签，同时还要考虑页面状态信息的保存、客户端事件处理等问题，开发难度比较大，效率较低，重用性差。
Java Server Faces (JSF) 技术正是为了解决这一问题应运而生的，其最引人注目的特性之一是它与标记语言、协议、客户端设备无关。利用JSF提供的可重用、
ODU全称为Oracle Database Unloader，是类似于Oracle的DUL的软件，用于直接从Oracle数据库的数据文件中获取表数据。在各种原因造成的数据库不能打开时，用于抢救数据，最大限度地减少数据丢失。本文将以ODU 2.1.0 for Windows版，介绍如何使用ODU。本文只是一个快速上手指南，以后将详细介绍ODU的使用。在本网站下载到ODU的Windows版本，是一个Z
简介JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行
AD9371 系列快速入口AD9371+ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射AD9371 官方例程 时钟间的关系与生成 ： AD9371 官方例程HDL详解之JESD204B TX侧时钟生成（一）JESD20
概述：DVI接口在数字家用电器，比如LCD、DLP及PDP等产品的广泛应用，传统的VGA模拟信号不适应发展的需要，很多应用中会被DVI数字信号(Digital visual interface)所取代。在模拟显示方式中，R.G.B信号在显卡中经过D/A转换成模拟信号，传输后进入显示器，经处理后驱动R.G.B电子枪，显示到荧光屏上，整个过程是模拟的。而数字显示方式不同，模拟的R.
最近刚好用到了通过PCIE的与PC端相连的ARM板子，看了看代码，里面的地址转换确实把我也弄得有些晕，一边和组里的人讨论一边去问大神，终于算是把这块给弄的明白了，在博客里稍微记录一下，防止之后又忘记。 PCIE是一种高速串行计算机扩展总线标准，旨在替代老版的PCI总线，现在大多数主板都配有多个PCIE插槽，外设可以通过PCIE总线与主机HOST进行IO。PCIE设备通过桥接到PCIE总线
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2024-05-16 11:07:49
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Jedis相关使用说明Jedis是Redis官方推荐的Java连接开发工具。要在Java开发中使用好Redis中间件，必须对Jedis熟悉才能写成漂亮的代码。测试联通1、新建一个普通的Maven项目2、导入redis的依赖！<?xml version="1.0" encoding="UTF-8"?>
<project xmlns="http://maven.apache.org/
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2024-09-08 13:15:36
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1. FPGA设计流程如下： 在设计输入之后，设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或功能仿真。前仿真也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计 要求，其特点是不考虑电路门延迟与线延迟。在完成一个设计的代码编写工作之后，可以直接 对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为
1. 什么是JESD204协议？JESD204标准专用于通过串行接口传输转换器样本。2006年，JESD204标准支持单通道上的多个数据转换器。以下修订版本：A、B、C相继增加了支持多通道、确定性延迟、错误检测和纠正等功能，并不断提高通道速率。JESD204的应用十分广泛，包括电信（无线、波束赋形、5G），航空航天（卫星通信、成像）和其他使用告诉ADC或DAC的行业。2. JESD204协议的发展
JESD204B 协议对大部分转换器的支持，通过单个或者多个串行链路实现，并且为了满足特定的数据吞吐量，每条链路由一个或多个通道组成，每个通道中都含有用来对齐和同步的信息。通过同步和对齐功能，可以在接收端还原出原本的数据结构。尽管JESD204B 协议允许有多个转换器，但逻辑设备只能有一个。除了对转换器的支持，也可以应用于任何在设备间传输实时数据的系统。下面将对几种典型的应用配置进行说明。 【
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2024-09-06 17:29:22
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这部分的内容给大家讲解一下RIKIBOT 的IMU、线速度、角速度的校准，为什么要校准，机器人是硬件，只要是硬件，那精度有高有低，特别是IMU这种校正更加明显，关于IMU的误差与校准，这里有一篇很好的文章，而且小车在装配时也存在微小的差异也会导致机器人的误差。 另一方面从软件层面，系统是在一定频率下得到这些数据，也会产生一定的误差，理论上软件的频率越高，机器人的单位时间内得到的数值就越多，那么精度
1.高速数字接口标准：目前，三个最高速使用的常见数字输出类型转换器是互补金属氧化物半导体（CMOS），低压差分信号（LVDS），和电流模式逻辑（CML）。这些数字输出类型中的每一个在 ADC 中使用有其优点和缺点，取决于采样率和分辨率ADC、输出数据速率、功率要求系统设计等。 CMOS数字输出驱动：在采样率低于 200 MSPS 的 ADC 中，这很常见。典型的 CMOS驱动
随着更多的模数转换器（ADC）和数模转换器（DAC）支持最新的JESD204B串行接口标准，出现了FPGA与这些模拟产品的最佳接口方式问题。FPGA供应商多年来一直支持千兆串行/解串（SERDES）收发器。然而在过去，大多数ADC和DAC不能通过这些高速串行接口进行配置，就是说FPGA与转换器无法与任何常用标准接口，利用高串行-解串（SERDES）带宽。 JESD204B接口针对支持更高速转换器
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2024-09-28 09:49:25
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第一部分：AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据
MAC帧是数据帧的一种。而所谓数据帧，就是数据链路层的协议数据单元，它包括三部分：帧头，数据部分，帧尾。其中，帧头和帧尾包含一些必要的控制信息，比如同步信息、地址信息、差错控制信息等；数据部分则包含网络层传下来的数据，比如ip数据包。在发送端，数据链路层把网络层传下来得数据封装成帧，然后发送到链路上去；在接收端，数据链路层把收到的帧中的数据取出并交给网络层。不同的数据链路层协议对应着不同的帧，所以
1. 前言协议原文连接： PCIe5.0协议链接： 链接: https://pan.baidu.com/s/1lm2-PzlUaGDQdiEWNak8Vg?pwd=zuug 提取码: zuug PCIe6.0协议链接 链接: https://pan.baidu.com/s/1mv5ca0VSS6L7t_vjAdd3mA?pwd=2f3x 提取码: 2f3x觉得有帮助的朋友们可以点个赞！！2. 背景
随着JESD204接口更多地被数据转换器所采用，急需对其性能加以重视，并优化数字接口。重点不应只放在数据转换器的性能上。该标准的最初两个版本，即2006年发布的JESD204和2008年发布的JESD204A，其额定数据速率为3.125 Gbps。最新的版本为2011年发布的JESD204B，列出了3个速度等级，最大数据速率为12.5 Gbps。这三个速度等级遵循三个不同的电气接口规范，由光互连
可靠性测试以下是 TI 对产品进行的各种可靠性测试的相关信息：加速测试大多数半导体器件的寿命在正常使用下可超过很多年。但我们不能等到若干年后再研究器件；我们必须增加施加的应力。施加的应力可增强或加快潜在的故障机制，帮助找出根本原因，并帮助 TI 采取措施防止故障模式。在半导体器件中，常见的一些加速因子为温度、湿度、电压和电流。在大多数情况下，加速测试不改变故障的物理特性，但会改变观察时间。加速条件
先简单说说这段时间遇到的问题。FPGA采集前端scaler的视频数据。像素时钟（随路时钟），视频数据，行场同步，DE。这些信号进入FPGA后。通过CSC（颜色空间转换）。输出后的图像有噪点。通过查看时序报告。时序没有过。然后通过随路时钟将这些信号用寄存器打了两拍。时序也没有通过。时序错误少了很多。于是考虑到Input Delay。FPGA在高速IO传输时，只有合理约束。保证IO的建立时间和保持时间
JESD204B系统的整体硬件连接示意图: JESD204B协议的外部互连时钟与控制基础概念：1 Device clock(设备时钟) 设备时钟是JESD204B系统里每个芯片(ADC、DAC、FPGA)的参考时钟。每个芯片的设备时钟必须同源，且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生，这些时钟之间的倍数关系均依赖于JESD204B的不同子类(subclass)。 子类0: 设备时钟、帧
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2024-04-08 11:07:18
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