仿真的概念 完成了设计输入以及成功综合、布局布线之后，只能说明设计符合一定的语法规范。但是是否满足要求的功能，是不能保证的，还需要通过仿真流程对设计进行验证。仿真的目的就是在软件环境下，验证电路的行为和设想的行为是否一致。 仿真分为功能仿真和时序仿真。 （1）功能仿真（行为仿真，前仿真） 功能仿真是在设计输入之后，还没有综合、布局布线之前的仿真，又称为行为仿真和前仿真。此阶段不考虑
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2024-01-13 22:08:55
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本文将手把手教你如何基于ARM DesignStart计划，在FPGA上搭建一个Cortex-M3软核处理器。以Xilinx Artix-7™系列FPGA为例，介绍如何定制一颗ARM Cortex-M3 SoC软核，并添加GPIO和UART外设，使用Keil MDK环境开发应用程序，Jlink下载、调试ARM程序，最终的实现效果是LED闪烁，串口输出Hello World信息。 都有哪些内容
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2024-01-18 22:36:58
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[FPGA]基于Qsys的第一个Nios II系统设计 (2013-12-12 21:50:08)转载▼分类： 嵌入式[FPGA]基于Qsys的第一个Nios II系统设计一、基本说明1、软件平台：Quartus II 13.0(64-bit)Nios II 13.0 Software Build Tools for Eclipse2、硬件平台：Altera Cycl
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2024-07-23 13:20:31
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IP核：美国著名的Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。IP主要分为软IP、固IP和硬IP。软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。
Qsys的前身是“SOPC Builder”，在最新的Quart
原创
2021-07-05 13:33:17
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IP核：美国著名的Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。
原创
2022-03-15 10:07:29
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0. 环境- Quartus 13 - EP4CE6E22开发板 - keil c51 - ag10kl144h（本工程兼容AGM）1. Create ProjectFile --> New Project Wizard位置：E:\Workspaces\Quartus\EP4CE6_Core\mc8051_hello 名字：mc8051_hellonext - next 选择芯
现在的FPGA设计，规模巨大而且功能复杂，因此设计的额每一个部分都是从头开始是不切实际的。一种解决的办法是：对于较为通用的部分可以重用现有的功能模块，而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码，而是直接调用Windows提供的API就行了。 IP(Intelligent Property) 核是具有知识产权核的集成电路芯核
需要对输入Verilog或VHDL的设计进行仿真，以检查设计的功能正确性。对于HDL RTL功能，需要使用不可综合的Verilog结构编写测试台。阻塞和非阻塞赋值的仿真不可综合Verilog RTL由示例9.1中所示的阻塞赋值组成。在本例中，程序“always”块每次在时钟“clk”上的事件上执行，“initial”块仅执行一次，用于将值赋值给“a”、“b”、“c”和“d”。非阻塞赋值的仿真结果
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2024-05-24 20:01:39
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ZYNQ 实际上是一个以处理器为核心的系统，PL 只是它的一个外设。Zynq-7000 系列的亮点在于它包含了完整的 ARM 处理器系统，且处理器系统中集成了内存控制器和大量的外设，使 Cortex-A9 处理器可以完全独立于可编程逻辑单元。而且实际上在 ZYNQ 中，PL 和 PS 两部分的供电电路是独立的，这样 PS 或 PL 部分不被使用的话就可以被断电。在前面我们介绍 SOPC 时提到过，
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2023-07-17 11:38:52
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# NIOS II软核烧录的简单介绍
随着FPGA技术的发展，软核处理器如NIOS II受到了越来越多的关注。NIOS II是Altera（现为Intel）所推出的一款可定制的32位RISC处理器，用户可以根据需求选择合适的配置项。本文将介绍NIOS II的烧录过程，并提供一些代码示例，帮助大家更深入地理解这一技术。
## NIOS II软核简介
NIOS II处理器的一个显著优点是灵活性，
最近做项目卡住了，仿真已经通过了，可是将程序下载到板子调试时，chipscope中获取信号时，所有信号一直保持高或者低，没有任何变化。后来查资料知道，我只做了功能仿真，没有做时序仿真，可能还有没有发现的问题。事实证明，每个仿真都需要做。一、前言FPGA设计验证包括功能与时序仿真和电路验证。功能仿真是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。仿真过程中没有加入时序信息，不涉
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2024-08-22 17:34:09
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在自己电脑上用eclipse导入开发板官方的workspace的时候，比如PIO_led这样的，一编译就会提示
makefile:586: Warning: SOPC File E:/02-Item/Drive_Test_DBF/DBF_NIOS_Tset_20141017/DBF_CPU.sopcinfo could not be found.的错误信息，意思就是以前官方在建立这个worksp
原创
2021-07-05 13:41:01
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在自己电脑上用eclipse导入开发板官方的workspace的时候，比如PIO_led这样的，一编译就会提示 makefile:586: Warning: SOPC File E:/02-Item/Drive_Test_DBF/DBF_NIOS_Tset_20141017/DBF_CPU.sopcinfo could not be found.的错误信息，意思就是以前官方在建立这个worksp...
原创
2022-03-15 10:09:44
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开发流程及仿真示例FPGA整体设计开发流程1、 设计定义2、 设计输入（Quartus II）3、 分析和综合（Quartus II）4、 功能仿真（modelsim-altera/modelsim）5、 布局布线（Quartus II）6、 时序仿真（modelsim-altera/modelsim）7、 时序约束8、 IO分配以及配置文件的生成9、 配置（烧写FPGA）10、在线调试（Sig
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2024-06-29 16:22:58
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FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照下图进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程，这样来达到项目时间上的优势。但是，大部分的流程步骤还是需要我们循规蹈矩的去做，因为这些步骤的输入是上一个步骤的结果，输出是下一个步骤的输入的关系，这样的步骤就必不可少了。
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2023-10-18 16:04:28
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按照制作支持GPU的用于部署AI模型的ARM64版docker镜像一文中的步骤制作出基础镜像并创建容器后，连到这个容器，执行下列步骤，进行支持部署EfficientDet和CenterNet模型以及mmdetection序列模型的环境的安装:1) EfficientDet apt-get update
sudo apt-get ins
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2024-01-09 22:58:33
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IP核有三种不同的存在形式：HDL语言形式，网表形式、版图形式。分别对应我们常说的三类IP内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种IP内核实现方法也各具特色。软核软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形式出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。
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2023-07-06 22:28:23
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1 Overview与传统的并行实现方法相比，基于串行I/O的设计具有很多优势，包括：器件引脚数较少、降低了板空间要求、印刷电路板(PCB)层数较少、可以轻松实现PCB设计、连接器较小、电磁干扰降低并具有较好的抗噪能力。2 高速串行通信中用到的技术2.1多重相位高速的秘密在于多重相位技术。所谓多重相位，就是在一个时钟的不同相位提取数据，例如，由锁相环产生多个不同相位的同源时钟，相位分别为 0°、9
最近开始学习FPGA，根据自己的学习随便做点笔记，希望自己能在点滴中进步，本篇主要是针对FPGA的选型做的一些笔记。 其中 Intel 和Xilinx 主要专注于高端型FPGA的开发应用， 比较常用的型号有: Intel的MAX系列，Cyclone V系列, Cyclone10系列, S10系列, AG10系列等；Xilinx的ZYNQ系列，Kintex系列，Spartan系列，Ultrasca
视频图像处理仿真测试系统 最近看《基于FPGA的数字图像处理原理及应用》看到了第五章，本章内容主要讲如何搭建一个视频图像处理仿真测试系统，我参考了书上的内容，自己设计了一个基于Qt creator的仿真测试系统。 1.仿真测试系统框架 仿真测试系统所包含的功能：（1）模拟可配置的视频流（单帧的视频即 ...
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2021-08-05 10:51:00
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