需要对输入Verilog或VHDL的设计进行仿真，以检查设计的功能正确性。对于HDL RTL功能，需要使用不可综合的Verilog结构编写测试台。阻塞和非阻塞赋值的仿真不可综合Verilog RTL由示例9.1中所示的阻塞赋值组成。在本例中，程序“always”块每次在时钟“clk”上的事件上执行，“initial”块仅执行一次，用于将值赋值给“a”、“b”、“c”和“d”。非阻塞赋值的仿真结果
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2024-05-24 20:01:39
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编写这个教程之前，为了让不同水平阶段的人都能阅读，我尽量做到了零基础入门这个目标，所有的操作步骤都经过缜密的思考，做到了详细再详细的程度。如果您是FPGA开发方面的初学者，那么这个教程一定能够帮助你在仿真技术上越过新人的台阶；如果您是FPGA开发的老手，这篇文档也并非对您没有帮助，您可以把教程发给其他刚入门的同事，免去您亲自上阵指导的麻烦，把主要的精力放在更有价值的地方。一、FPGA设计仿真验证简
一、板级电路整体架构我接下来一段时间学习的就是“勇敢的芯”FPGA 实验平台，它是特权同学和至芯科技携手打造的一款基于Altera Cyclone IV FPGA 器件的入门级 FPGA 学习平台 FPGA 实验板实物图如图所示 这是整板的外设器件的示意图。FPGA 实验板接口芯片连接如图所示二、电源电路与任何电子元器件一样，FPGA 器件需要有电源电压的供应才能工作。尤其对于规模较 大的器件，其
目录一、FPGA到底是什么二、FPGA的基本结构1.可配置逻辑块（CLB）2.可编程输入输出块（IOB）3.布线资源块三、FPGA的优点参考资料前言本文将带大家简单了解FPGA及其基本结构，还有FPGA的优势何在。一、FPGA到底是什么FPGA的全称是Field Programmable Gate Array，即现场可编程门阵列，它其实是一个可重复编程的数字电路芯片，其内部有大量（高达上千个）可配
传统的系统开发过程，都是由工程师根据项目需求书来编写代码完成系统的开发，但随着功能的完善和版本迭代，系统中庞大的代码量很难确保正确无误，给后期测试和仿真带来了很大的压力和成本，在航空航天、卫星系统、核电等安全关键领域影响更为明显。现在，代码自动生成技术的发展给行业发展带来新的可能性，在需求设计阶段，就由模型来完成，借助形式化验证技术和代码自动生成技术来完成项目开发，在保证安全性的同时，也能极大降低
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2024-07-23 10:31:09
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本篇文章讲述FPGA设计思路与MCU/DSP的异同。前阵子博主繁杂事情较多，故一直没有时间更新博客，言归正传，接下来开始描述： 传统的MCU/DSP基于软件思维，软件思维的特点基本上是串行，即便是用多核的DSP或者MCU进行数据的并行处理，在各个核内部运行的程序也是串行的。所谓的串行，举个例子，比如说C语言： for(i = 0; i < 50; i+
逻辑验证 数字IT的流程规范如下图所示，在这里我们关心两个问题，一个是“Is what i specified what i wanted”，即设计验证(确认)，另一个关心的问题就是“is what i implemented what i specified”,即实现验证 一般来讲，验证的工作量较大，验证工程师的数量一般是RTL设计师的两倍。因此，现在我们也在研究如何减少验证工作量，下面提供三种
仿真的概念 完成了设计输入以及成功综合、布局布线之后，只能说明设计符合一定的语法规范。但是是否满足要求的功能，是不能保证的，还需要通过仿真流程对设计进行验证。仿真的目的就是在软件环境下，验证电路的行为和设想的行为是否一致。 仿真分为功能仿真和时序仿真。 （1）功能仿真（行为仿真，前仿真） 功能仿真是在设计输入之后，还没有综合、布局布线之前的仿真，又称为行为仿真和前仿真。此阶段不考虑
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2024-01-13 22:08:55
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最近做项目卡住了，仿真已经通过了，可是将程序下载到板子调试时，chipscope中获取信号时，所有信号一直保持高或者低，没有任何变化。后来查资料知道，我只做了功能仿真，没有做时序仿真，可能还有没有发现的问题。事实证明，每个仿真都需要做。一、前言FPGA设计验证包括功能与时序仿真和电路验证。功能仿真是指仅对逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。仿真过程中没有加入时序信息，不涉
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2024-08-22 17:34:09
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开发流程及仿真示例FPGA整体设计开发流程1、 设计定义2、 设计输入（Quartus II）3、 分析和综合（Quartus II）4、 功能仿真（modelsim-altera/modelsim）5、 布局布线（Quartus II）6、 时序仿真（modelsim-altera/modelsim）7、 时序约束8、 IO分配以及配置文件的生成9、 配置（烧写FPGA）10、在线调试（Sig
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2024-06-29 16:22:58
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1、管脚兼容性设计 FPGA在芯片选择的时候尽量选择兼容性好的封装，那么在硬件设计时，就要考虑如何兼容多种芯片问题；在相同封装、兼容多个型号的FPGA设计中，一般原则是按照通用IO数量少的芯片来设计电路2、根据电路布局来分配管脚功能 FPGA的通用IO管脚功能定义可以根据需要来指定，在电路图设计过程中，根据PCB布局来对应的调整更改原理图中FPGA管脚的定义3、预留测试点 将剩余的IO做测试
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2023-10-21 20:30:01
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按照制作支持GPU的用于部署AI模型的ARM64版docker镜像一文中的步骤制作出基础镜像并创建容器后，连到这个容器，执行下列步骤，进行支持部署EfficientDet和CenterNet模型以及mmdetection序列模型的环境的安装:1) EfficientDet apt-get update
sudo apt-get ins
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2024-01-09 22:58:33
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视频图像处理仿真测试系统 最近看《基于FPGA的数字图像处理原理及应用》看到了第五章，本章内容主要讲如何搭建一个视频图像处理仿真测试系统，我参考了书上的内容，自己设计了一个基于Qt creator的仿真测试系统。 1.仿真测试系统框架 仿真测试系统所包含的功能：（1）模拟可配置的视频流（单帧的视频即 ...
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2021-08-05 10:51:00
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1. FPGA设计流程如下： 在设计输入之后，设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或功能仿真。前仿真也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计 要求，其特点是不考虑电路门延迟与线延迟。在完成一个设计的代码编写工作之后，可以直接 对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为
功能仿真也被称作 RTL 级行为仿真，前仿真，目的是分析设计电路逻辑关系的正确性。缺点：不带有任何的门延时、线延时等等，只是理想情况下的仿真。优点： 仿真速度快，可以根据需要观察电路输入输出端口和电路内部任一信号和寄存器的波形时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同
题记：这个笔记不是特权同学自己整理的，特权同学只是对这个笔记做了一下完善，也忘了是从那DOWNLOAD来的，首先对整理者表示感谢。这些知识点确实都很实用，这些设计思想或者也可以说是经验吧，是很值得每一个有志于FPGA/CPLD方面发展的工程师学习的。 1、硬件设计基本原则 (1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计
FPGA总体设计—硬件相关 FPGA在项目开始阶段需要考虑的设计主要有3大方面：一个是硬件做板相关的FPGA升级电路的设计以及外围IO设计；一个是与软件配合相关的软硬件接口设计；一个是FPGA内部的逻辑功能规划。本文先针对硬件设计相关进行阐述：
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2023-09-11 20:52:08
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以下是特权同学《FPGA设计+实战演练》书中的描述，个人认为总结的非常好，特此分享。可能会占到整个开发流程的70%左右。验证通常分为仿真验证和板机验证。 所谓testbench测试平台，详细地说就是给待验证的设计添加激励，同时观察它的响应是否符合设计要求。但是对于大规模地设计，用波形激励是不现实的，观察波形的工作量可想而知。例如，对于一个16位的输入总线，它
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2023-08-01 23:49:50
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1）首先新建一个文件夹，把你需要仿真的设计文本和仿真文本全部放在同一个文件夹下面，注意，文件夹路径不能包含中文。2）打开modelsim软件，选择“File > new >project，新建一个工程，工程保存在上述所建的文件夹中,点击ok。3）点击add existing file，选择所要仿真的文件。4）点击编译进行文本编译找错。5）编译无错后，选择simulate>star
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2024-05-29 08:39:15
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FPGA 内部详细架构FPGA 芯片整体架构1.可编程输入输出单元（IOB）（Input Output Block）2.可配置逻辑块（CLB）（Configurable Logic Block）3.互连线资源（Interconnect）4.嵌入式块 RAM（BRAM）（Block RAM）5.底层内嵌功能单元6.内嵌专用硬核7.致谢 FPGA 芯片整体架构FPGA 芯片整体架构如下所示，大体按照
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2024-01-26 10:17:46
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