一、结构语句 1、initial语句：在模块中只执行一次，常用于测试文件的编写，用来产生仿真测试信号或者用于对存储器变量赋值。 always语句：只有和一定的时间控制结合在一起才有用。always的时间控制可以是沿触发，也可以是电平触发；可以是单个信号，也可以是多个
复位复位的基本目的是使器件能够进入可以正常工作的状态(可知态)。当系统进入异常状态后，通过复位能够让系统重新正常工作。一般把复位分为同步复位、异步复位以及无复位。无论是同步复位还是异步复位，复位数必须保证和谐(is timed)，以保证复位的释放在一个时钟周期内完成。同步复位同步复位原理同步复位被定义为连接到寄存器或其他同步单元的输入信号，当其有效时，系统被复位。同步复位要求，复位的前沿和后沿(l
参考：《DFZU2EG_4EV MPSoC 之嵌入式 VITIS 开发指南》——正点原子 一.自定义 IP 核-呼吸灯实验1.简介 通过创建和封装 IP 向导的方式来自定义 IP 核，将模块集成到 Vivado 中的 IP 库中。本 次实验选择常用的方式，即创建一个带有 AXI 接口的 IP 核，该 IP
关于FPGA的memory数据reg[15:0] a[2047:0]综合生成lut还是m9k的问题使用FPGA来综合较大深度的（>1000）ram时需要特别注意其行为描述的语法，因为一旦使用不当，就会造成消耗资源严重超标，从而不满足设计要求。首先，FPGA内部的ram主要是两种，一种是分布式ram，即lut和周围的DFF，另一种是专用集成块储存器（vivado叫block ram， quar
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2024-03-24 18:32:24
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1、FPGA中双口RAM的基本概念 在FPGA的设计中，常用的数据缓存IP有FIFO和RAM，其中RAM又分为单口RAM，伪双口RAM和双口RAM。 单口RAM与双口RAM的区别在于，单口RAM只有一组数据线与地址线，因此读写不能同时进行。而双口RAM有两组数据线与地址线，读写可以同时进行。 伪双口RAM（Xilinx称为Simple two-dual RAM），一个端口只读，另一个端口只写
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2024-02-24 22:37:14
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阻塞赋值的赋值号用“=”表示。为什么称这种赋值方式为阻塞赋值呢？答：因为对应的电路结构往往与触发沿没有关系，只与输入电平的变化有关系。阻塞赋值的操作可以认为是只
原创
2022-01-15 14:50:08
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阻塞赋值的赋值号用“=”表示。为什么称这种赋值方式为阻塞赋值呢？答：因为对应的电路结构往往与触发沿没有关系，只与输入电平的变化有关系。阻塞赋值的操作可以认为是只有一个步骤的操作，即计算赋值号右边的语句并更新赋值号左边的语句，此时不允许有来自任何其他 Verilog语句的干扰，直到现行的赋值完成时刻，即把当前赋值号右边的值赋值给左边的时刻完成后，它才允许下一条的赋值语句的执行。串行块（begin-end）中的各条阻塞型过程赋值语句将以它们在顺序块后的排列次序依次执行。阻塞型过程赋值语句的执行过程是：首先计算
原创
2021-08-26 13:45:00
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一 . 赋值语句1.连续赋值语句是数据流建模的基本语句，用于对 wire 型变量进行赋值。比如assign xx = xx;对于它有几点注意：***等式右边的类型没有要求，等式右边的值一旦发生变化，就会立刻重新计算并同时赋值给左侧***等式左边不能是寄存器类型，可以是线性变量2.过程赋值语句过程赋值是在 initial 或 always 语句块里的赋值，主要用于对寄存器类型变量进行赋值寄存器变量在
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2024-05-08 14:40:11
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写在前面：我对于verilog的学习只是足够编写一个简单的多周期cpu，对于verilog属于是浅浅的接触了一下了，其中可能会有一些写的不够准确的地方，欢迎指正讨论相互学习。目录数据类型常量整数的表示X和Z负数 下划线参数类型-parameter 变量wire reg 数据类型最常用最基本的四种：（我也只用到了这四种）reg、wire、integer、par
原创声明：本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。适用于板卡型号：AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG实验Vivado工程为“ram_test”。RAM是FPGA中常用的基础模块，可广泛用于缓存数据的情况，同样它也是ROM
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2024-06-12 21:08:58
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是用来在程序运行中存放随机变量的数据空间，使用时可以利用QuartusII的LPM功能实现RAM的定制。 软件环境：QuartusII 11.0 操作系统：win7实现方法一、利用LPM_RAM：1.首先准备好存储器初始化文件，即.mif文件。 该文件的生成方法见《如何生成mif文件》; 本文预先生成了一个正弦波的数据文件，TEST1.mif，可以在QuartusII中打开，以便查看内容：
动态分配内存都创建在堆（heap）区。错误一：内存未分配成功，却使用了它。
解决办法：在使用内存之前检查指针是否为NULL。如果指针p是函数的参数，那么在函数的入口处用assert（p!=NULL）进行检查以避免输入非法参数。如果是用malloc（）或new来申请内存，应该用if(p==NULL)、if(p!=NULL)来进行错误处理！错误二：内存虽然分配成功，但尚未初始化就使用它。
犯错的原因：
前一段时间在写web时自己写了几个JS文件用于前后台展示与交互，在后来要压缩js时发现基本都是带命令行的压缩工具，而且不能批量处理，在线压缩压缩完毕之后得一个个下，最可悲的是还需要自己重命名文件并且选择下载位置，太麻烦了。后来再网上搜了一下，发现这类GUI工具确定比较少，即使有功能也少的可怜（最无语的是有的出错不报，很郁闷)，恰好最近想再练练winform，所以就萌生了自己写一个相关用途的小工具的
wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而reg使用在过程赋
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2024-05-28 21:10:17
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目录前言一、Verilog HDL 初始化二、Verilog 操作符号1、Verilog 赋值运算符1、连续赋值符号2、阻塞赋值符3、非阻塞赋值符4、映射赋值符5、位置赋值2、Verilog 按位运算符3、归约运算符4、算数运算符5、Verilog 关系运算符6、Verilog 逻辑运算符7、Verilog 迭代连接运算符8、Verilog 移位运算符9、Verilog 条件运算符10、Veril
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2024-06-29 19:23:22
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reg型、wire型、integer型、parameter型其它的类型如下：large型、medium型、scalared型、time型、small型、tri型、trio型、tri1型、triand型、trior型、trireg型、vectored型、wand型、wor型。这些数据类型除time型外都与基本逻辑单元建库有关，与系统设计没有很大的关系，我们无需刻意去掌握。在一般电路设计自动化的环境下
一、ADC是什么 模拟数字转换器（Analog to Digital Converter），将模拟信号转换为数字信号。为了让转换后的信号具有实际实际意义，会以一个参考模拟量作为标准，这个参考标准一般是最大的可转换信号。二、重要参数1. 采样率：反映ADC的采样速度。一秒钟采多少次，1Hz=一秒钟采一次，采
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2024-04-23 19:40:19
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做了半年的CNN算法移植，有时候需要回避一些东西，所以写的东西不能太多。简单提一下自己的总结，既是笔记，又是与网友们交流讨论。 CNN兴起，深圳这个躁动的城市很多人就想趁着这个机会捞一笔风投。于是各种基于CNN的在GPU上的demo出现后立马就成立公司，招FPGA工程师或者ARM 等嵌入式工程师，希望通过他们进行产品落地。毕竟GPU功耗高，散热
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2024-03-28 21:28:28
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PYNQ 可以认为是 Python+ZYNQ，但不是简单的相加。在使用上，可以说 PYNQ 开发是 ZYNQ 开发的集大成，也可以说 PYNQ 是 ZYNQ 的全栈式开发，里面涉及到的内容不仅包括 FPGA 设计、PS 与 PL 的协同交互、HLS、linux 驱动开发，而且还要熟悉 Python开发并且使用 Python 各种库。PYNQ 是 Xilinx 推出的一个开源项目，目的是使用 Pyt
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2024-01-29 13:08:43
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按照制作支持GPU的用于部署AI模型的ARM64版docker镜像一文中的步骤制作出基础镜像并创建容器后，连到这个容器，执行下列步骤，进行支持部署EfficientDet和CenterNet模型以及mmdetection序列模型的环境的安装:1) EfficientDet apt-get update
sudo apt-get ins
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2024-01-09 22:58:33
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