1 理论学习（废话篇） ADC 模拟数字转换器（额谈到这个，真的很荣幸在ADI实习的时光，打住不扯了），凡是涉及到模拟信号转数字信号的时候，都会用到ADC。 ADC的种类很多，有积分型，逐次比较型，SAR型等等，各有各的优势和缺点，一般根据实际项目来选择ADC型号。ADC有一个很重要的参数就是位宽，什么8位，12位，16位。这其实就是ADC的分辨率，最小能分辨的输入电压大小。假设ADC的位宽
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2024-09-21 08:58:47
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第五章、FPGA实战开发技巧5.1 FPGA 器件选型常识作者： 童 鹏、胡以华/中科院上海技术物理研究所FPGA 器件的选型非常重要，不合理的选型会导致一系列的后续设计问题，有时甚至会使设计失败；合理的选型不光可以避免设计问题，而且可以提高系统的性价比，延长产品的生命周期，获得预想不到的经济效果。FPGA 器件选型有以下7 个原则：器件的供货渠道和开发工具的支持、器件的硬件资源、器件
通过“FPGA基础知识”专栏的实践学习，相信朋友们已经踏上了有趣的FPGA学习之路，掌握了一些必备的FPGA基础知识、开发工具、代码技巧等等，是一个进阶提升的好契机，这里闲话不多说，开门见山笔者结合实际的项目工程经验，精心准备了20个经典的例程。 从例程
FPGA-UART接口实现前言UART协议UART协议实现（verilog）仿真前言 UART接口协议是一种比较简单、非常常用的一种接口协议，使用它的场景很常见，是我们学习FPGA一定要会的接口协议；UART协议 通用异步收发器（Universal Asynchronous Receiver/Transmi
文章目录前言CPU和DSP、FPGA、ASIC对比FPGA和CPLD比较FPGA基础IOB——输入输出单元CLB——可编程逻辑模块LUT——查找表MUX——选择器（复用器）Carry Chain——进位链Flip-Flop——触发器BRAM——块RAMDCM——数字时钟管理器布线资源内嵌的底层功能单元内嵌专用硬件模块可参考文献 前言CPU和DSP、FPGA、ASIC对比CPU和DSP：软件可编程
A/D转换接口类型（按转换原理分）：双积分型、逐次逼近型、∑—Δ调制型、电容阵列逐次比较型及压频变换型...双积分型：MC14433、ICL7135精度可以做得很高，具有抑制高频噪声和固定低频干扰（50HZ、60HZ）的能力。适用于嘈杂的工业环境以及不要求高转速速率的场合（如热电偶输出的量化）逐次逼近型：ADC080991个时钟周期内只能完成1位转换，故这种转换器的采样速率不高，输入带宽也比较低。
掌握JESD204B（二）–AD6676的调试配置部分时钟芯片HMC7044配置HMC7044芯片说明AD芯片AD6676JESD204B接口配置JESD PHY配置JESD配置数据接收部分 配置部分时钟芯片HMC7044配置HMC7044芯片说明HMC7044芯片框图： 本项目中使用的芯片模式为外时钟（输入100MHz晶振），PLL1使能模式，VCO频率为2400MHz；时钟配置关系如下： a
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2024-07-25 13:19:46
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一、前言介绍使用ADC0809对一个模拟电压进行转换转换后的电压使用数码管显示出来二、ADC0809的介绍1、ADC0809简介ADC0809是采用COMS工艺制造的双列直插式单片8位A/D转换器。分辨率8位，精度7位，带8个模拟量输入通道，有通道地址译码锁存器，输出带三态数据锁存器。启动信号为脉冲启动方式，最大可调节误差为±1LSB。ADC0809内部没有时钟电路，故CLK时钟需由外部输入，fc
1. MIG配置1.1. xilinx FPGA芯片分类1.1.1. A7 K7 (纯FPGA)MIG IP核有两种接口 native和AXI4接口native接口axi4接口1.1.2. ZYNQ (异构)2. 配置输入时钟周期 一般设为200Mhz2.1. 如何选择系统的200M时钟？1、外部50Mhz，通过FPGA的PLL锁相环 输出稳定的200M时钟此时选择 no buffer【PLL输出
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2024-10-24 14:48:19
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低成本实现USB-CAN收发器方案：使用UART+CAN实现CAN数据收发一、器件选择1、串口串口波特率要高，封装要小，所以最终选择了CH340NCH340N特征如下：串口波特率支持50~2Mbps支持5V与3.3V串口电平封装SOP-8内置晶振，外围精简2、主控主控只要求有UART和CAN即可所以最终选择了STM32F042F4 其封装为TSSOP203、CAN PHY选择了TJA10504、电
先简单说说这段时间遇到的问题。FPGA采集前端scaler的视频数据。像素时钟（随路时钟），视频数据，行场同步，DE。这些信号进入FPGA后。通过CSC（颜色空间转换）。输出后的图像有噪点。通过查看时序报告。时序没有过。然后通过随路时钟将这些信号用寄存器打了两拍。时序也没有通过。时序错误少了很多。于是考虑到Input Delay。FPGA在高速IO传输时，只有合理约束。保证IO的建立时间和保持时间
原理介绍1、分频FPGA设计中时钟分频是重要的基础知识，对于分频通常是利用计数器来实现想要的时钟频率，由此可知分频后的频率周期更大。一般而言实现偶数系数的分频在程序设计上较为容易，而奇数分频则相对复杂一些，小数分频则更难一些。1）偶分频系数=时钟输入频率/时钟输出频率=50MHz/5MHz=10，则计数器在输入时钟的上升沿或者下降沿从0~（10-1）计数，而输出时钟在计数到4和9时翻转。2）奇分频
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2024-09-02 09:19:45
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JESD204B系统的整体硬件连接示意图: JESD204B协议的外部互连时钟与控制基础概念：1 Device clock(设备时钟) 设备时钟是JESD204B系统里每个芯片(ADC、DAC、FPGA)的参考时钟。每个芯片的设备时钟必须同源，且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生，这些时钟之间的倍数关系均依赖于JESD204B的不同子类(subclass)。 子类0: 设备时钟、帧
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2024-04-08 11:07:18
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项目场景：AD9176 mode10调试记录问题描述调试AD9176的过程中发现有时FPGA与DAC之间的JESD204B建链正常，但是出现了偶尔重新加载bit或者重启硬件后出现输出不正常的现象。如图1，此时DAC NCO配置为1.8GHz，FPGA产生的信号频率为9MHz。在频谱中显示出现多个峰值信号。在此状态下，FPGA与DAC之间的JESD204B建链正常，sync信号稳定输出高电平，且通过
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2024-05-06 15:12:30
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本章节的内容主要是介绍各个部件的功能。 首先是BUFG，它能驱动所有时序资源。 但是它的输入从哪里来呢，谁负责驱动它，整个板子的外部时钟是怎么进来的呢？这个就涉及到外部时钟输入管脚。注意，不是说BUFG只能被外部输入的时钟驱动。时钟信号由专门的时钟引脚输入，引脚分为两种MRCC（Multi-region clock capable）和SRCC（Single-region
随着数模转换器的转换速率越来越高，JESD204B串行接口已经越来越多地广泛用在数模转换器上，其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B数模转换器的时钟规范，以及利用TI公司的芯片实现其时序要求。 1. JESD204B介绍 1.1 JESD204B规范及其优势 JESD204是基于SerDes($174.9800)的串行接口标准
目录1.参数理解2.数据传输3.链路建立3.1代码组同步3.2特殊字符3.3初始化多帧序列4.时钟要求 1.参数理解jesd204b主要参数及含义如下参数含义M每个器件的转换数（理解为每个AD或者DA的转换通道数）N转换分辨率（即AD采样位数)N’所需半字节总的位数，即所需nibble数乘以4，也可称为协议的字长（word size）S每一帧所传输的采样数L数据传输的通道（lane）数量F每一帧
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2024-10-26 18:27:44
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STM32下载器 ST-Link V2仿真器 STM8编程器 自动升级 3.3V 5V可用驱动下载地址：https://pan.baidu.com/s/1CM8z0W1BkYlX_Ek-iauCmw 资料下载地址：https://pan.baidu.com/s/1Mcjco71s14jlcAkVqE1-yQ迷你ST-LINK / V2，功能与官方完全一致，支持自动升级，支持全系列STM
M和NM表示单片芯片上转换器的个数。 N表示转换器的分辨率。 比如一个4通道14位的ADC器件，M为4，N为14.N’N’ 定位为word 长度。N’的计算为首先把N打散成一个个的nibble,每个nibble为4bit.对于14bit和16bit的分辨率，都是4个nibble,12位的就是3个nibble.N’就是使用nibble个数乘4得到的值。如果在发送和接收端把N’设定为16，可以实现
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2024-05-04 17:55:33
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一、目的 通过实现FS2410板子上的D9、D10、D11、D12四个发光二极管的循环点亮，了解ARM嵌入式开发的基本流程。二、建立开发环境 (1) 安装编译器 arm-linux-gcc 我用的是 arm-linux-gcc-3.4.1, 执行安装步骤如下： &nbs
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2024-10-11 15:43:08
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