通过“FPGA基础知识”专栏的实践学习，相信朋友们已经踏上了有趣的FPGA学习之路，掌握了一些必备的FPGA基础知识、开发工具、代码技巧等等，是一个进阶提升的好契机，这里闲话不多说，开门见山笔者结合实际的项目工程经验，精心准备了20个经典的例程。 从例程
FPGA-UART接口实现前言UART协议UART协议实现（verilog）仿真前言 UART接口协议是一种比较简单、非常常用的一种接口协议，使用它的场景很常见，是我们学习FPGA一定要会的接口协议；UART协议 通用异步收发器（Universal Asynchronous Receiver/Transmi
文章目录前言CPU和DSP、FPGA、ASIC对比FPGA和CPLD比较FPGA基础IOB——输入输出单元CLB——可编程逻辑模块LUT——查找表MUX——选择器（复用器）Carry Chain——进位链Flip-Flop——触发器BRAM——块RAMDCM——数字时钟管理器布线资源内嵌的底层功能单元内嵌专用硬件模块可参考文献 前言CPU和DSP、FPGA、ASIC对比CPU和DSP：软件可编程
1. MIG配置1.1. xilinx FPGA芯片分类1.1.1. A7 K7 (纯FPGA)MIG IP核有两种接口 native和AXI4接口native接口axi4接口1.1.2. ZYNQ (异构)2. 配置输入时钟周期 一般设为200Mhz2.1. 如何选择系统的200M时钟？1、外部50Mhz，通过FPGA的PLL锁相环 输出稳定的200M时钟此时选择 no buffer【PLL输出
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2024-10-24 14:48:19
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先简单说说这段时间遇到的问题。FPGA采集前端scaler的视频数据。像素时钟（随路时钟），视频数据，行场同步，DE。这些信号进入FPGA后。通过CSC（颜色空间转换）。输出后的图像有噪点。通过查看时序报告。时序没有过。然后通过随路时钟将这些信号用寄存器打了两拍。时序也没有通过。时序错误少了很多。于是考虑到Input Delay。FPGA在高速IO传输时，只有合理约束。保证IO的建立时间和保持时间
原理介绍1、分频FPGA设计中时钟分频是重要的基础知识，对于分频通常是利用计数器来实现想要的时钟频率，由此可知分频后的频率周期更大。一般而言实现偶数系数的分频在程序设计上较为容易，而奇数分频则相对复杂一些，小数分频则更难一些。1）偶分频系数=时钟输入频率/时钟输出频率=50MHz/5MHz=10，则计数器在输入时钟的上升沿或者下降沿从0~（10-1）计数，而输出时钟在计数到4和9时翻转。2）奇分频
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2024-09-02 09:19:45
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JESD204B系统的整体硬件连接示意图: JESD204B协议的外部互连时钟与控制基础概念：1 Device clock(设备时钟) 设备时钟是JESD204B系统里每个芯片(ADC、DAC、FPGA)的参考时钟。每个芯片的设备时钟必须同源，且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生，这些时钟之间的倍数关系均依赖于JESD204B的不同子类(subclass)。 子类0: 设备时钟、帧
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2024-04-08 11:07:18
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项目场景：AD9176 mode10调试记录问题描述调试AD9176的过程中发现有时FPGA与DAC之间的JESD204B建链正常，但是出现了偶尔重新加载bit或者重启硬件后出现输出不正常的现象。如图1，此时DAC NCO配置为1.8GHz，FPGA产生的信号频率为9MHz。在频谱中显示出现多个峰值信号。在此状态下，FPGA与DAC之间的JESD204B建链正常，sync信号稳定输出高电平，且通过
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2024-05-06 15:12:30
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本章节的内容主要是介绍各个部件的功能。 首先是BUFG，它能驱动所有时序资源。 但是它的输入从哪里来呢，谁负责驱动它，整个板子的外部时钟是怎么进来的呢？这个就涉及到外部时钟输入管脚。注意，不是说BUFG只能被外部输入的时钟驱动。时钟信号由专门的时钟引脚输入，引脚分为两种MRCC（Multi-region clock capable）和SRCC（Single-region
随着数模转换器的转换速率越来越高，JESD204B串行接口已经越来越多地广泛用在数模转换器上，其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B数模转换器的时钟规范，以及利用TI公司的芯片实现其时序要求。 1. JESD204B介绍 1.1 JESD204B规范及其优势 JESD204是基于SerDes($174.9800)的串行接口标准
目录1.参数理解2.数据传输3.链路建立3.1代码组同步3.2特殊字符3.3初始化多帧序列4.时钟要求 1.参数理解jesd204b主要参数及含义如下参数含义M每个器件的转换数（理解为每个AD或者DA的转换通道数）N转换分辨率（即AD采样位数)N’所需半字节总的位数，即所需nibble数乘以4，也可称为协议的字长（word size）S每一帧所传输的采样数L数据传输的通道（lane）数量F每一帧
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2024-10-26 18:27:44
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STM32下载器 ST-Link V2仿真器 STM8编程器 自动升级 3.3V 5V可用驱动下载地址：https://pan.baidu.com/s/1CM8z0W1BkYlX_Ek-iauCmw 资料下载地址：https://pan.baidu.com/s/1Mcjco71s14jlcAkVqE1-yQ迷你ST-LINK / V2，功能与官方完全一致，支持自动升级，支持全系列STM
M和NM表示单片芯片上转换器的个数。 N表示转换器的分辨率。 比如一个4通道14位的ADC器件，M为4，N为14.N’N’ 定位为word 长度。N’的计算为首先把N打散成一个个的nibble,每个nibble为4bit.对于14bit和16bit的分辨率，都是4个nibble,12位的就是3个nibble.N’就是使用nibble个数乘4得到的值。如果在发送和接收端把N’设定为16，可以实现
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2024-05-04 17:55:33
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本文篇章将讨论一下的四种常用 FPGA 设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化， 都是 FPGA 逻辑设计的内在规律的体现， 合理地采用这些设计思想能在FPGA设计工作种取得事半功倍的效果。FPGA 的设计思想与技巧是一个非常大的话题， 由于篇幅所限， 本文仅介绍一些常用的设计思想与技巧， 包括乒乓操作、 串并转换、 流水线操作和
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2024-08-14 21:41:54
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1 理论学习（废话篇） ADC 模拟数字转换器（额谈到这个，真的很荣幸在ADI实习的时光，打住不扯了），凡是涉及到模拟信号转数字信号的时候，都会用到ADC。 ADC的种类很多，有积分型，逐次比较型，SAR型等等，各有各的优势和缺点，一般根据实际项目来选择ADC型号。ADC有一个很重要的参数就是位宽，什么8位，12位，16位。这其实就是ADC的分辨率，最小能分辨的输入电压大小。假设ADC的位宽
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2024-09-21 08:58:47
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无论是用可编程逻辑元件，还是用全定制元件实现任何数字电路，设计不良的时钟在极限温度、电压或制造工艺偏差的情况下将导致系统错误的行为，所以可靠的时钟设计是非常关键的。在FPGA设计时通常采用以下四种时钟：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。一、全局时钟全局时钟是最简单和最可预测的时钟。FPGA一般都具有专门的全局时钟引脚，在项目中应尽量采用全局时钟，它能够提供元件中最短的时钟到输出的延时。
1.心血来潮看自己能不能参考时序图重新写一个IIC驱动,加强一下时序图的理解。记录下来，以后遇到此类的IIC时序的芯片可以直接操作。先说说自己参照手册来写AT24c02的IIC低层驱动，从写完到最后调试成功所遇到的问题： 1.先确定SDA、SCL两根线的硬件连接。 (由于自己换了一套开发板，自己当时没有意识到，最后发现了)。 2.先调串口便于打印调试 (但是之前调试好的代码
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2024-07-09 09:57:54
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比赛情况：A 00:14 +B 01:02 +C 00:42 +D 00:36 +E 00:49 HACKED
F,G 赛时未提交A题意简述定义两个字符串\(a,b\)是相似的，当且仅当这两个字符串长度相同，且存在\(i\in [1,|a|]\)，使得\(a_i=b_i\)。给定一个长度为\(2n-1\)的01字符串\(S\)，你需要构造出一个长度为\(n\)的字符串，使得它与\(S\)的每一个长
目前的高速ADC/DAC器件普遍采用JESD204B协议，204b参数中有个参数M有点令人费解，M的定义如下：M is the JESD204B parameter for converters per link对于某些adc、dac，M基本上就表示几个adc、dac核，对于某些adc、dac，M可能会又各种值，这对我们选择模式造成了一定困扰。之所以对于一款adda器件，M会各种变化，是因为现在的
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2024-09-19 16:35:56
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摘要 在通信设施、成像设备、工业仪器仪表等需要大量数据的系统中，要求数据转换级提供越来越宽的分辨率和越来越高的采样率。并行接口的物理布局和串行LVDS方法的比特率限制，给设计人员带来技术障碍。文中基于Xilinx Vertx6 FPGA的GTX高速串行接口实现了JESD204B协议，有效地解决了传统采集数据并行传输时的各种问题。 关键词 高速串行接口;GTX;Xilinx VertX6
