1. FPGA设计流程如下： 在设计输入之后，设计综合前进行RTL级仿真，称为综合前仿真，也称为前仿真或功能仿真。前仿真也就是纯粹的功能仿真，主旨在于验证电路的功能是否符合设计 要求，其特点是不考虑电路门延迟与线延迟。在完成一个设计的代码编写工作之后，可以直接 对代码进行仿真，检测源代码是否符合功能要求。这时，仿真的对象为
随着更多的模数转换器（ADC）和数模转换器（DAC）支持最新的JESD204B串行接口标准，出现了FPGA与这些模拟产品的最佳接口方式问题。FPGA供应商多年来一直支持千兆串行/解串（SERDES）收发器。然而在过去，大多数ADC和DAC不能通过这些高速串行接口进行配置，就是说FPGA与转换器无法与任何常用标准接口，利用高串行-解串（SERDES）带宽。 JESD204B接口针对支持更高速转换器
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2024-09-28 09:49:25
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项目场景：AD9176 mode10调试记录问题描述调试AD9176的过程中发现有时FPGA与DAC之间的JESD204B建链正常，但是出现了偶尔重新加载bit或者重启硬件后出现输出不正常的现象。如图1，此时DAC NCO配置为1.8GHz，FPGA产生的信号频率为9MHz。在频谱中显示出现多个峰值信号。在此状态下，FPGA与DAC之间的JESD204B建链正常，sync信号稳定输出高电平，且通过
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2024-05-06 15:12:30
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通过“FPGA基础知识”专栏的实践学习，相信朋友们已经踏上了有趣的FPGA学习之路，掌握了一些必备的FPGA基础知识、开发工具、代码技巧等等，是一个进阶提升的好契机，这里闲话不多说，开门见山笔者结合实际的项目工程经验，精心准备了20个经典的例程。 从例程
原理介绍1、分频FPGA设计中时钟分频是重要的基础知识，对于分频通常是利用计数器来实现想要的时钟频率，由此可知分频后的频率周期更大。一般而言实现偶数系数的分频在程序设计上较为容易，而奇数分频则相对复杂一些，小数分频则更难一些。1）偶分频系数=时钟输入频率/时钟输出频率=50MHz/5MHz=10，则计数器在输入时钟的上升沿或者下降沿从0~（10-1）计数，而输出时钟在计数到4和9时翻转。2）奇分频
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2024-09-02 09:19:45
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文章目录前言CPU和DSP、FPGA、ASIC对比FPGA和CPLD比较FPGA基础IOB——输入输出单元CLB——可编程逻辑模块LUT——查找表MUX——选择器（复用器）Carry Chain——进位链Flip-Flop——触发器BRAM——块RAMDCM——数字时钟管理器布线资源内嵌的底层功能单元内嵌专用硬件模块可参考文献 前言CPU和DSP、FPGA、ASIC对比CPU和DSP：软件可编程
FPGA-UART接口实现前言UART协议UART协议实现（verilog）仿真前言 UART接口协议是一种比较简单、非常常用的一种接口协议，使用它的场景很常见，是我们学习FPGA一定要会的接口协议；UART协议 通用异步收发器（Universal Asynchronous Receiver/Transmi
先简单说说这段时间遇到的问题。FPGA采集前端scaler的视频数据。像素时钟（随路时钟），视频数据，行场同步，DE。这些信号进入FPGA后。通过CSC（颜色空间转换）。输出后的图像有噪点。通过查看时序报告。时序没有过。然后通过随路时钟将这些信号用寄存器打了两拍。时序也没有通过。时序错误少了很多。于是考虑到Input Delay。FPGA在高速IO传输时，只有合理约束。保证IO的建立时间和保持时间
实战项目阶段
明德扬FPGA就业班提供源工程进行学习。根据学员基础的完成情况，原则上学习越积极越快，可以学到的项目越多，越复杂。
下表是仅列出一部分项目，项目会动态增加。
全部项目提供源工程和代码进行学习，并且会要求实现功能升级和优化等工作，做到既能学习项目，又能参与项目研发的目的。
实战项目阶段明德扬FPGA就业班提供源工程进行学习。根据学员基础
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2024-05-27 21:12:21
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本文篇章将讨论一下的四种常用 FPGA 设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化， 都是 FPGA 逻辑设计的内在规律的体现， 合理地采用这些设计思想能在FPGA设计工作种取得事半功倍的效果。FPGA 的设计思想与技巧是一个非常大的话题， 由于篇幅所限， 本文仅介绍一些常用的设计思想与技巧， 包括乒乓操作、 串并转换、 流水线操作和
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2024-08-14 21:41:54
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1. MIG配置1.1. xilinx FPGA芯片分类1.1.1. A7 K7 (纯FPGA)MIG IP核有两种接口 native和AXI4接口native接口axi4接口1.1.2. ZYNQ (异构)2. 配置输入时钟周期 一般设为200Mhz2.1. 如何选择系统的200M时钟？1、外部50Mhz，通过FPGA的PLL锁相环 输出稳定的200M时钟此时选择 no buffer【PLL输出
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2024-10-24 14:48:19
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本章节的内容主要是介绍各个部件的功能。 首先是BUFG，它能驱动所有时序资源。 但是它的输入从哪里来呢，谁负责驱动它，整个板子的外部时钟是怎么进来的呢？这个就涉及到外部时钟输入管脚。注意，不是说BUFG只能被外部输入的时钟驱动。时钟信号由专门的时钟引脚输入，引脚分为两种MRCC（Multi-region clock capable）和SRCC（Single-region
一、摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总。 二、管脚分配方法 FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（或者点击按钮） ，打开Pin Planner，分配管脚外，还有以下2种方法。方法一：Import Assignments步骤1： 使用记事本或类似软件新建一个txt文件（或csv文件），按如下格
5.3.4 综合高手揭秘XST的11个技巧技巧1、XST 主要参考资料：XST User Guide (ISE 安装目录doc 中的xst.pdf)技巧2、 辅助参考资料：WP231 - HDL Coding Practices to Accelerate Design Performance技巧3、特别注意之一：请给XST 加时序约束。通常我们会为工程添加UCF 约束指定时序要求和管
1 理论学习（废话篇） ADC 模拟数字转换器（额谈到这个，真的很荣幸在ADI实习的时光，打住不扯了），凡是涉及到模拟信号转数字信号的时候，都会用到ADC。 ADC的种类很多，有积分型，逐次比较型，SAR型等等，各有各的优势和缺点，一般根据实际项目来选择ADC型号。ADC有一个很重要的参数就是位宽，什么8位，12位，16位。这其实就是ADC的分辨率，最小能分辨的输入电压大小。假设ADC的位宽
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2024-09-21 08:58:47
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无论是用可编程逻辑元件，还是用全定制元件实现任何数字电路，设计不良的时钟在极限温度、电压或制造工艺偏差的情况下将导致系统错误的行为，所以可靠的时钟设计是非常关键的。在FPGA设计时通常采用以下四种时钟：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。一、全局时钟全局时钟是最简单和最可预测的时钟。FPGA一般都具有专门的全局时钟引脚，在项目中应尽量采用全局时钟，它能够提供元件中最短的时钟到输出的延时。
第五章、FPGA实战开发技巧5.1 FPGA 器件选型常识作者： 童 鹏、胡以华/中科院上海技术物理研究所FPGA 器件的选型非常重要，不合理的选型会导致一系列的后续设计问题，有时甚至会使设计失败；合理的选型不光可以避免设计问题，而且可以提高系统的性价比，延长产品的生命周期，获得预想不到的经济效果。FPGA 器件选型有以下7 个原则：器件的供货渠道和开发工具的支持、器件的硬件资源、器件
本文为明德扬原创文章，转载请注明出处！一，JESD204B应用的优缺点接触过FPGA高速数据采集设计的朋友，应该会听过新术语“JESD204B”。这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，如果依旧采用传统的CMOS和LVDS已经很难满足设计要求
原创
2022-07-05 09:51:43
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AD9371 系列快速入口AD9371+ZCU102 移植到 ZCU106 ： AD9371 官方例程构建及单音信号收发ad9371_tx_jesd -->util_ad9371_xcvr接口映射： AD9371 官方例程之 tx_jesd 与 xcvr接口映射AD9371 官方例程 时钟间的关系与生成 ： AD9371 官方例程HDL详解之JESD204B TX侧时钟生成（一）JESD20
简介JESD204是一种连接数据转换器（ADC和DAC）和逻辑器件的高速串行接口，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行
