shugenyin的博客_FPGA设计

FPGA设计——图像处理(Tophat形态学滤波)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的Tophat形态学滤波，并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理Tophat变换是原图像与开运算结

FPGA；图像处理；tophat形态学滤

原创 2017-10-28 11:00:40 10000+阅读 1点赞 1收藏 1评论

FPGA设计——图像处理(锐化增强)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的锐化增强，并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理图像锐化的主要目的是突出灰度的过渡部分，使用的算

FPGA；图像处理；锐化增强

原创 2017-10-28 10:50:50 6452 阅读 1点赞 1评论

FPGA设计——图像处理(Sobel边缘检测)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的边缘检测（sobel），并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理索贝尔算子(Sobel Opera

FPGA；图像处理；Sobel 边缘检测

原创 2017-10-28 10:42:43 7340 阅读 1收藏

FPGA设计——图像处理(阈值分割)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的阈值分割，并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理图像分割有多种算法，这里只介绍简单的双阈值分割法

FPGA；图像处理；阈值分割

原创 2017-10-28 10:32:26 7194 阅读

FPGA设计——图像处理(中值滤波)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的中值滤波，并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理中值滤波需要对3×3矩阵窗里的像素进行排序，然后

FPGA；图像处理；中值滤波

原创 2017-10-28 10:25:58 7778 阅读

FPGA设计——图像处理(高斯滤波)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的高斯滤波，并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理均值滤波开的3×3矩阵加权系数为全1，而高斯滤波

FPGA；图像处理；高斯滤波

原创 2017-10-28 10:16:55 9831 阅读 1收藏

FPGA设计——图像处理(均值滤波)

1. 概述本设计采用FPGA技术，实现CMOS视频图像的均值滤波，并通过以太网传输(UDP方式)给PC实时显示。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板，如下图所示：3. 算法原理均值滤波算法采用3×3矩阵累加求平均，其中中间元

FPGA；图像处理；均值滤波

原创 2017-10-28 10:06:49 10000+阅读

FPGA设计——CMOS图像采集与以太网传输显示(MT9V011)

1. 概述本设计采用FPGA技术，将CMOS摄像头(DVP接口)的视频数据采集，并通过以太网传输(UDP方式)给PC机，上位机DEMO通过套接字编程，将视频实时显示在屏幕上。2. 硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片，硬件框图如下：硬件平台采用ETree的FPGA开发板(某宝提供)，

CMOS

以太网

FPGA

原创 2017-10-03 09:43:59 4279 阅读 3点赞 2收藏 1评论

FPGA设计——CMOS图像采集与以太网传输显示(OV7670)

1. 概述本设计采用FPGA技术，将CMOS摄像头(DVP接口)的视频数据采集，并通过以太网传输(UDP方式)给PC机，上位机DEMO通过套接字编程，将视频实时显示在屏幕上。2. 硬件系统框图CMOS采用OV7670(30万像素)，FPGA采用ALTERA公司的CYCLONE IV，以太网卡采用REALTK公司的100M网卡芯片。硬件平台采用ETree的FPGA开发板(某宝提供)，如下图所示：3.

UDP

d3

h5

原创 2017-04-22 09:45:32 10000+阅读 2点赞 3收藏 1评论

FPGA设计——全局曝光CMOS图像采集与USB2.0显示

1. 概述本设计采用FPGA技术，将CMOS摄像头(LVDS接口)的视频数据经过采集、存储、帧率转换及格式转换，最终通过USB2.0接口显示在电脑屏幕上。2. 硬件系统框图CMOS采用一款全局曝光芯片，FPGA采用ALTERA公司的CYCLONE IV，FLASH采用EPCS64，DDR2采用Hynix公司的1Gb内存条，USB2.0采用Cypress公司的68013芯片。3. FPG

FPGA

全局曝光;USB2.0

原创 2017-02-15 17:58:52 9800 阅读 1点赞 1收藏 4评论

FPGA设计——SPI Flash启动之MC8051设计

1. 概述本设计采用FPGA技术，在FPGA中实现8051单片机的软核，将外部SPI Flash中的代码数据加载到FPGA内部ram，然后复位MC8051，实现外部flash启动MC8051。2. 系统框图8051采用Oregano Systems公司开源的MC8051软核。SPI Flash采用W25Q16芯片存储8051的代码程序。系统框图如下：3. MC8051简介Oregano Syste

FPGA

SPI

8051

原创 2017-01-09 15:14:40 8517 阅读 1点赞 2收藏

FPGA设计——CMOS摄像与HDMI显示(MIPI版)

1. 概述本设计采用FPGA技术，将CMOS摄像头(MIPI接口)的视频数据经过采集、存储、帧率转换及格式转换，最终通过HDMI接口显示在电视屏幕上。2. 硬件系统框图CMOS采用300万像素的摄像头芯片，其他部分可参考博文“FPGA设计——CMOS摄像与HDMI显示(DVP版)”。3. FPGA逻辑框图FPGA各部分逻辑模块如下图所示：MIPI DECODE，解析MIPI串口数据；I

CMOS

FPGA

原创 2016-10-13 10:54:41 10000+阅读 2点赞 3收藏 12评论

FPGA设计——CMOS摄像与HDMI显示(DVP版)

1. 概述本设计采用FPGA技术，将CMOS摄像头(DVP接口)的视频数据经过采集、存储、处理、帧率转换，最终通过HDMI接口显示在电视屏幕上。2. 硬件系统框图CMOS采用分辨率为1080p的摄像头芯片，FPGA采用ALTERA公司的CYCLONE IV，FLASH采用EPCS64，DDR2采用Hynix公司的1Gb内存条，HDMI采用Silicon Image公司的SiI9134。3. FPG

CMOS

FPGA

原创 2016-09-28 20:08:27 10000+阅读 1点赞 2评论

FPGA设计——HDMI

1. 概述HDMI英文名为High Definition Multimedia Interface，是一种数字化视频、音频接口。现已广泛应用于高清数字电视、PC显示器等产品中。这里我们使用Silicon Image公司的SiI9134作为HDMI发送芯片，支持HDMI 1.3标准。2. 设计框图视频源由FPGA内部产生，sii9134的配置通过I2C模块完成。这里以720P60为例完成设计。3.

FPGA

HDMI

原创 2016-09-21 14:50:34 10000+阅读

FPGA设计——正弦信号发生器

概述FPGA具有高度实时的特性。这里讨论基于FPGA设计一款简单的正弦信号发生器。DDS原理Direct Digital frequency Synthesis如下图所示：3. DAC原理这里DAC采用TLC5620，下面分别给出DAC的原理图和时序图。4. ROM文件的生成ROM波形可以通过MIF或HEX文件保存在FPGA的ram或rom模块中，也可以自己编写HDL文件存储。这里我们采用后者。利

FPGA

信号

发生器

原创 2016-09-16 09:58:25 3594 阅读 1收藏

FPGA设计——VGA显示

1. VGA概述VGA(Video Graphics Array)是IBM在1987年推出的一种视频传输，具有分辨率高、显示速率快、颜色丰富等优点，在彩色显示器领域得到了广泛的应用。不支持热插拔，不支持音频传输。2. VGA时序下面以640*480@60Hz为例说明VGA时序和FPGA设计，其他分辨率和帧率的可参考VESA中查找。计算像素时钟pclk = 800*525*60 = 252

FPGA

VGA

原创 2016-08-22 20:18:05 8176 阅读 1评论

FPGA设计——DDR2 (Altera)

DDR2 IP系统框图2. IP参数设置1) 时钟设置PLL reference clock freqency是参考输入时钟，一般由外部晶振或外部PLL输出提供Memory clock freqency是DDR时钟，一般CYCLONE IV最快只能支持200M，根据不同的型号和BANK而不同Controller data rate有Full和Half模式，选择Half模式后，Local inter

FPGA

DDR2

原创 2016-08-19 18:15:16 10000+阅读 2点赞

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