dnangellight的博客_S1 VLSI到计算机架构系列

2.8 FSM之Moore和Mealy 时序 part4

让我们最后来看两种设计的的时序是什么样的。直接上图：大家如果认真读过第一个小FSM的设计话，这个就能轻松加愉快的看懂了。这里我们假设有一串要识别的字符串A 111011010，并且画出了在10个周期内的Moore和Mealy机的时序。这里由于很简单就只讲解最一开始的两个周期吧。注意图中的Moore和Mealy的状态数不同！1.我们的Moore和Mealy机在Cycle1的第一个高电平的时候当Res

FlipFlop

Time Sequence

Verilog

原创 2013-12-03 07:04:25 1744 阅读

2.8 FSM之Moore和Mealy part3

来看看我们的Mealy机的设计吧~~。Mealy机的想法起源于：这里我们有输入，并且根据相应的输入我们的字符识别机能做出相应的应答也就是输出。所以我们为何不把输入和输出同时表达出来呢？这样我们就能把输出和抽象的状态分离出来。好处第一就是我们可以真正的用系统的状态来表达一个动作过程而不是把输出也作为系统的状态---感觉不知所云的童鞋们，看这句完全等价的描述：系统的状态同时依赖于输出和输入。Mealy

二进制

抽象

表达式

Mealy

Moore

原创 2013-12-01 08:58:55 1656 阅读

2.8 FSM之Moore和Mealy part2

设计这个FSM应该轻车熟路咯。直接上图：STT：输出表：进行FSM编码，这里用二进制编码，注意这里由于只有5个状态，而我们至少要用3bit（最多可以代表8个状态）来表达。所以剩下的几个就是用来化简表达式的：写出优化后的STT布尔表达式：输出表达式：最后画实现：好了，这个part就当作是复习咯，下一个part进入Mealy机的设计。

FSM

Mealy

Moore

原创 2013-11-28 05:49:04 1421 阅读

错误更正- 2.7 FSM状态编码（State Encoding）

那个二进制编码和One-hot是图中弄反了，已纠正。

二进制

FSM状态编码

原创 2013-11-28 05:48:38 1163 阅读

2.8 FSM之Moore和Mealy part1

看过上几篇文章的那个例子，其实在学术上被分类Moore（摩尔，）形FSM。还有一种就叫做Mealy形FSM。如果对计算机理论感兴趣的话两类FSM的数学定义请参照Wiki这里就不拿出来了~大家可以看到，上一个路灯的例子中，输出仅仅依赖于当前状态。这也就是Moore机的特征而所谓Mealy形FSM就是输出不仅仅依赖于当前状态，还依赖于当前的输入。（为此Mealy机也被用作密码机）具体什么意思呢，看例

计算机

字符串

文章

感应器

交通灯

原创推荐 2013-11-27 08:14:33 2774 阅读

2.7 FSM状态编码（State Encoding）

声明：以后便于打字约定状态转移表（State transition table）缩写为STT，状态转移图（State transition diagram）缩写为STD（这些缩写仅限于本系列，实际生活中不一定通用~）细心的童鞋们应该已经察觉到了，2.6的例子的实现根据编码的方式不同实现不是唯一的。我们在2.6中用的是二进制编码（Binary Encoding）。此外

二进制

计数器

transition

counter

系统总线

原创 2013-11-25 00:29:20 4600 阅读 1点赞

2.6从实例进入FSM初步--例子的时序分析 part3

进入我们例题的时序分析。这里的时序分析我们要有几个外界理想条件的假设：1.提供时序的硬件不会发生扭曲（Skew），延迟等现象，一直是以5s间隔改变2.忽略所有导线延迟见下时序图，看我慢慢道来。为了解说方便附上上一个part的状态表。（这个表就是状态的二进制编码）1.注意横轴是时间。时间t=0到Reset发生这段时间，系统处于未知状态可以看到？？状态也就是此时S和L可能取1也可能取0（注意图

FSM

时序分析

高电平

感应器

原创 2013-11-24 07:54:58 1005 阅读

2.7 从实例进入FSM初步 part2

是不是可以很轻松地写出布尔表达式咯。下面给出一组答案：第一张表：第二张表：。这里S`代表的是下一个状态。那么我们怎么实现这组有状态的回路？想起我们上几章所说的触发器，当时钟改变的时候，触发器即可以改变状态。好了，既然我们有两个状态，当然就会用两位状态寄存器（2-bit state register）咯。如下图：。剩下的逻辑表达式就是大家已经熟练的不能再熟练的组合逻辑。给出设计图：注意ＣＬＫ的

寄存器

触发器

表达式

register

设计图

原创 2013-11-20 08:48:43 664 阅读 1点赞

2.6 从实例进入FSM初步

上一节的第一个小问题的答案：Q = CLK*D+~CLK*Qprev （根据D Latch的定义）可以很直观的看出这是一个D Latch的实现真值表：时序图：问题2的答案就是熟悉一下定义是时序同步回路的是d e g 注意c那个CLK输入的地方缺了一个三角号，所以只能是一种Latch而不是寄存器。而h由于反向器延迟导致两个寄存器时钟不一致。下面正式进入FSM。这里为了使大家能够深入的理

寄存器

感应器

交通灯

原创 2013-11-17 07:16:21 1124 阅读

2.4 同步时序回路与异步时序回路

好了，来看上一次的答案分析：。首先人为地设置初始状态。这里假设x=0，y=1，z=0。当时间0的时候X拉高，经过一个Inverter的延迟（1s）把变化传播给Y同时自己，Y在1s的时候拉高，同理Z在2秒的时候拉高。此时Z而Z的输出则在3s的时候为低电平。看电路就会发现Z和X是连在一起的。。也就是形成了一个循环回路（Cyclic path）这样导致在3s的时候X自然被拉低，继而影响Y，Z,如此循环

计数器

初学者

振荡器

有限状态机

原创 2013-11-04 13:57:39 1280 阅读

2.3触发器时序分析与抽象

感觉过了好久。。一直在忙核磁共振的数据分析。今天继续之前的话题，就是关于触发器ＦＦ的时序分析问题。为什么要分析ＦＦ的时序？答案很简单－ＦＦ不是要接受一个时钟信号么～那个时钟的延迟和ＦＦ内部的延迟关系怎么决定，我们怎么优化速度？所以就用这个时序分析的手法来解决。看例子：　这里假设实际中给上几节里介绍的Ｄ触发器提供如下图的时序和数据输入（注意图的水平方向是时间轴，省略不画）不要说这个图看不懂~解释一下

触发器

核磁共振

高电平

原创 2013-10-26 19:01:10 1088 阅读

2.2 4bit寄存器实现与商业级触发器

上一节的答案分别是22和46，做出来了么。这一小节如果仔细阅读过上一小部分，大家一看标题心里就差不多有感觉了。４位输入和４位输出：时钟CLK是并联的这样就保证了4bit的同时性。给出块图符号：。这就是最简单的寄存器咯。但是现在我们会发现在时钟上升沿的时候如果有的位不想同时写入怎么办。我们可以加一个始能输入哦。看图：（a）是MUX实现的始能输入组合，（b）是用AND门（c）是块图符号。大家仔细想一下

FPGA

锁存器

Iantum2

原创 2013-10-22 06:35:33 2064 阅读

2.1 Latches--锁存器和 FlipFlops--触发器 part２

让我们来看D Latch怎么解决问题的。写成块图就是。那么进行分析吧。注意这里有个CLK就是clock--时钟，当然就是随时间变化的0和1的输入啦。还记得时序分析我们引入的上升沿和下降沿的概念么。这里就要用到咯。这里规定：以后只要提到CLK后面写等号的时候就意味着时钟的最终状态。例如CLK=0意味着CLK从1变为0--就是下降沿。CLK=1是上升沿。OK按着Case进行分析列出真值表：。自己列不出

寄存器

触发器

锁

上升沿触发

原创 2013-10-21 10:45:42 1352 阅读 1点赞

2.1 Latches--锁存器和 FlipFlops--触发器 part1

最近忙着模拟实验数据，所以就没有时间更新。今天马上开始进入新的内容吧。内存的最基本功能的实现起源于双稳态电路（bistable）。什么是双稳态？看示意图：。(a)中I1的输出Q反馈给I2，由于I2是NOT门输出~Q然后再输入Q。。。。。。无限循环下去。发现什么了？如果初始值Q=1那么这个回路只要不发生意外，永远都会保留有1这个数据，如果Q=0，结果就是储存0（自己分析一遍）----这不就是能存储

触发器

锁存器

SR

量子纠缠

原创 2013-10-21 06:36:38 2459 阅读 2点赞

第二章内存原理基础篇+FSM有限状态机

先给出上面一章最后一节的答案1.除了AND不能独成一体之外，剩下两个都能是通用逻辑门。NAND怎么变为NOT？把输入连一起就是NOT。。这个命题可以用前几节给出的定理进行证明~2.那带两个输入NAND门来说，如果你画时序图的话就会发现，输入1到0变化时，nMOS导通，pMOS关闭时，nMOS发生延2倍延迟（2个nMOS串联嘛~）而pMos只要1被延迟。1倍延迟的时候pMOs和nMOS都开始工作，但

寄存器

主题

时序

原创 2013-10-17 00:02:36 1190 阅读 1点赞

1.9节本章的回顾以及下一章的预告

1.8节的问题，怎么解决那个逻辑回路的脉冲问题。办法通常是可以在短路径添加一些逻辑门，保证布尔表达式不变，或者在布尔表达式不变的前提下在非最短路径添加一些起“稳定作用的逻辑门”。后一个是什么意思看答案：首先我们从K图下手，还记得K图的规则？，很简单吧。下面给出实现：。这里不会分析？别忙一点一点来。首先初始状态A=0，C=1，B=1，那么输出为1；然后B变为0，问题仍然存在在电路里，但注意由于多余

二进制

FlipFlop

布尔代数

原创 2013-10-14 08:38:34 798 阅读

1.8节逻辑电路灵魂--时序 part2

大家有做出来吗？答案就是Tpd = 3*100 =300ps， Tcd=2*60=120ps。今天的主题就是给出一个更实际点例子，然后进入脉冲分析（Glitches）。大家还记得1.7节硬件级别的封装思想--组合逻辑回路中的第一个小问么。这里先给出答案:1.逻辑门实现2.三态实现3.2：1MUX的实现那么这里的任务当然就是分析这三种实现的传播延时（Tpd）咯。首先给出一个普遍情况下的逻辑门的T

时序分析

Glitches

Critical Path

原创 2013-10-13 19:19:23 1236 阅读

1.8节逻辑电路灵魂--时序

看到标题了？时序（Timing）可以堪称现代电子回路设计的灵魂。在继续看这一节的时候，一定把之前的静态组合回路弄得了如指掌！过了上一关，才能进入这一关哦~~ 何为时序？之前也说过一点，说白了就是世界上没有两个钟走时是一样准的道理一样的。这里就是由于MOS的制造工艺，电特性（阻容特性）乃至现代14nm级别的内部量子效应导致每个MOS管对应于输入和产生的输出之间有一定的时间差，并且和没有两块完全一样

时序分析

瞬态分析

瞬态响应

上升沿/下降沿

原创 2013-10-12 23:01:57 6781 阅读

1.7节硬件级别的封装思想--组合逻辑回路

给出上一节最后的答案： 1.一般的实现：2.用宇称门的实现：。。。哈哈很牛吧，只用了两个门~好了，进入今天的主题，今天要说一个很重要的在电子领域的思想（包括编程），那就是封装。我们之前掌握了好多的设计方法，譬如7段数码管的解码器，优先权回路中的逻辑门的应用。现在大家应该有信心的说，给你一个静态的需求（不含时序），你就能做出真值表，设计出CMOS级别的电路了！如果还做不到，请多次看之前的内容。由

框架

解码器

优先权

ROM理念

宇称门

原创 2013-10-12 06:29:53 1729 阅读 1点赞

1.4补充三态缓存（tristate buffer）与多路复用器（Multiplexers）

由于发现后面忘了给出答案在此补充一下：用三态实现MUX最一般的做法：由于这个设计受外界杂音影响很大（Non-Restoring！）所以我们可以利用一般的CMOS技术设计：。或者采用更快的反向三态设计（因为导线更少嘛~）。注意后两个设计输出是~Y而不是Y，也可以感觉到为什么CMOS比较喜欢反向门--是Restoring的（抗噪）！，也叫做反向MUX但是统称为MUX

复用器

CMOS技术

杂音弹性

原创 2013-10-11 07:22:34 2779 阅读

1.6节 K图应用：七段译码器 part2

现在放出上一部分的答案：1.先看K图设计（根据输入的顺序不同，可能和大家的设计有所不同）：注意一下这里如果输入超过九我们就规定输出0.这里由于篇幅原因，就不给出这个逻辑门级别的抽象设计设计了，下面将优化的时候，放出优化后的线路图，大家可以照葫芦画瓢~。好了，那么马上我们进入优化吧。上面我说了，如果输入超过9，也就是人为的可以预知的让系统进入错误状态的话，我们可以引入一个新的状态，叫做

解码器

优先权

随心所欲

译码器

数码管

原创 2013-10-11 06:46:16 1665 阅读

1.6节 K图应用：七段译码器

那么有了上面的卡诺图，我们来看看应用，同时把卡诺图的如何圈1的方法用两节的时间让大家掌握并能够灵活运用。1.准备知识： a。7段数码管的结构这张图上面是解码器，下面是数码管。 b。首先说数码管，就是有7个LED组成，能显示0-9 10个数字。例如我要显示1，那么点亮b，c；若想显示0点亮a，b，c，d，e，f。见下示意图。（这里注意上图中字母的标注顺序，如果自己买到的数码管

解码器

示意图

发光二极管

译码器

数码管

原创 2013-10-10 06:11:32 4001 阅读 1评论

1.5节卡诺图以及布尔代数（SOP，POS） part3

有认真做上一部分的联系么。现在给出（b）的答案：1.Y=~A~B~C+A~B~C+A~BC2.Y=~B~C+A~B或第一种叫做PLA模式。PLA（programmable logic array）就是所谓的可编程逻辑阵列（以后当然会系统的将到FPGA神马的~）。因为各种逻辑门排列的很整齐，有利于芯片的实现。这里要特别强调一下画图规范哦（在做复杂电路图时很容易把自己搞混，所以养成好习惯必不可少）

PLA 可编程逻辑数组格雷码 Gra

原创 2013-10-09 10:32:09 5301 阅读 1收藏

1.5节卡诺图以及布尔代数（SOP，POS） part2

我们回来，有认真的去看上面列出的公理（Axiom）和单变量定理么？（对于其证明，有兴趣的人可以看一下，没兴趣的可以跳过。这里我就证明（b）里面的T4：由于A1和其双对可知，我们是在处理二进制问题。所以根据A2我们进行两次A2操作，也就相当于第一次进行了A1操作，第二次进行A1'的操作，结果是原数的本身。所以得证//）那么让我们继续多变量的（多输入，2个或2个以上）的处理方法。（c）注意处理多变量，

二进制

布尔代数

多项式

摩尔根

逻辑图

原创 2013-10-08 22:48:32 4251 阅读

1.5节卡诺图以及布尔代数（SOP，POS）part1

之前的几章里，大家已经做过不少练习了。现在大家手中的代数工具只有DeMorgen定理和推泡泡定理。那么在设计逻辑门的时候，有很多时候不止一种实现方法，各有不同的优势。那么怎样才能随心所欲的设计逻辑门电路呢。答案就是利用数学工具。数学？！头痛！没关系，只要动手做，就一定能学会。说明一下，这里的形式采用和讲二进制时候一样。易懂而不罗嗦，以后忘了，来这一看就能想起来。1。符号定义：和以前的规则一样

POS

表达式

SOP

优先权

布尔代数

原创 2013-10-08 06:40:00 10000+阅读 1点赞

第三章 3.1 精通HDL语言：Verilog，VHDL -序

我自己都迫不及待的写这些内容了。这一章对于开发硬件来讲，是必不可少的。何况我们要开发一个CPU呢~~时常看有人发布什么Verilog之代码神马的，感觉很牛。其实你也能学得会。手动起来，跟着走。之前的章节里，我们学会了动手设计各种线图，抽象级别从高到低分别是功能块级别，逻辑门级别，MOS管级别，布线和VLSI的设计放在以后讲。那么大家在做有限状态机（FSM）的练习时，发现不用说画线路图了，就是门级别

Xilinx

VHDL

HDL

Verilog

原创 2013-10-07 15:46:23 1045 阅读

1.4三态缓存（tristate buffer）与多路复用器（Multiplexers）

首先解释名词。由于想了好多例子，结果发现没有太好的。于是换一种办法，直接上图和真值表。。这个东西就是多路复用器（MUX）从图中和真值表可以总结出：当s为0选择D0通过，也就是Y=D0，而不在乎D1上的数据（D1是0，1都不影响输出）。而当s为1时，Y=D1。也就是说白了用S选择哪一条路可以传递数据，也就是这个逻辑回路有信号选择功能（比如，D0是键盘0，D1是键盘1，两个键盘同时连一个电脑上。这是为

电脑

键盘

复用器

影响

原创 2013-10-07 07:06:52 5566 阅读

1.3节逻辑门与二进制数 part5

由于标题原因这里计划开始进入二进制数的运算里来。用这节的时间精通二进制所以比其他的教程会更精简一些。首先是概念世界上没有进制的说法只是人类为了计数方便创造了各种进制。还是那句话同样的数量的东西怎么数都是那些客观事实谁都无能为。而我们这里谈的是怎么数准备好笔和纸哦。1.注意英语名10进制Decimal二进制Binary十六进制H。以后用打头字母代表进制.D1234就是十进制表示1234B1234就是

英语

二进制

计划

十六进制

十进制

原创 2013-10-06 22:25:30 1015 阅读

1.3节逻辑门与二进制数 part４

晚上好忙，顺便透露一下，忙着搞引力理论～～这个是我的专业，有兴趣的朋友一起来讨论哦。回到我们的Ｔｒａｎｓｉｍｉｓｓｉｏｎ　Ｇａｔｅ　（传送门）来。根据上一部分讲的ＭＯＳ的特性（例，ｐＭＯＳ善于传递“１”而不善于传递“0”），那么我们要设计一个电路，既能很好的（strong）传递1也能和好的传递0怎么办呢？很简单，把nMOS和pMOS并联在一起不就好了。是的！电路如下图（a）所示，当给g高电平

二进制

double

晚上好

传送门

高电平

原创 2013-10-06 20:49:23 805 阅读

1.3节逻辑门与二进制数 part3

大家都实现了电路了么。3项输入NOR门是这个样子：。回忆一下上一部分讲的串并联的发现~。很简单吧。（不懂得要回复哦，有细心解答的）。好了，进入复合门的电路设计里来，这里重点就是上一部分讲的第二种证明方法里的互补原则。反过来用，就是要设计一个复合门，第一步：你需要的表达式（明确需求），例如我想设计一个实现Y=~（（A+B+C）*D）这样4个输入，一个输出的逻辑电路。第二步：把表达式用DeMorgen

二进制

表达式

复合门

逻辑表达式

MOS

原创 2013-10-06 13:47:33 1321 阅读

官方博客	全部文章	热门标签	班级博客
了解我们	网站地图	意见反馈

鸿蒙开发者社区	51CTO学堂
51CTO	软考资讯

51CTO博客

从基础走向大师

2.8 FSM之Moore和Mealy 时序 part4

2.8 FSM之Moore和Mealy part3

2.8 FSM之Moore和Mealy part2

错误更正- 2.7 FSM状态编码（State Encoding）

2.8 FSM之Moore和Mealy part1

2.7 FSM状态编码（State Encoding）

2.6从实例进入FSM初步--例子的时序分析 part3

2.7 从实例进入FSM初步 part2

2.6 从实例进入FSM初步

2.4 同步时序回路与异步时序回路

2.3触发器时序分析与抽象

2.2 4bit寄存器实现与商业级触发器

2.1 Latches--锁存器和 FlipFlops--触发器 part２

2.1 Latches--锁存器和 FlipFlops--触发器 part1

第二章内存原理基础篇+FSM有限状态机

1.9节本章的回顾以及下一章的预告

1.8节逻辑电路灵魂--时序 part2

1.8节逻辑电路灵魂--时序

1.7节硬件级别的封装思想--组合逻辑回路

1.4补充三态缓存（tristate buffer）与多路复用器（Multiplexers）

1.6节 K图应用：七段译码器 part2

1.6节 K图应用：七段译码器

1.5节卡诺图以及布尔代数（SOP，POS） part3

1.5节卡诺图以及布尔代数（SOP，POS） part2

1.5节卡诺图以及布尔代数（SOP，POS）part1

第三章 3.1 精通HDL语言：Verilog，VHDL -序

1.4三态缓存（tristate buffer）与多路复用器（Multiplexers）

1.3节逻辑门与二进制数 part5

1.3节逻辑门与二进制数 part４

1.3节逻辑门与二进制数 part3