lihaichuan的博客_Xilinx-ISE

时序约束

原创 2013-10-02 18:25:06 1315 阅读

setup time violation 和 hold time violation

不满足建立时间则发生setuptimeviolation不满足保持时间则发生holdtimeviolationsetuptime好修还是holdtime好修？setuptime好修还是holdtime好修？说说道理。说一些比较具体的方法，比如dc里和layout里操作。我所知道的：setup是由于数据太慢引起的，如果要修正，减少逻辑电路的延迟，加强驱动。hold是由于数据太快引起的，加buf即可。

time

setup

violation

转载精选 2013-10-02 17:07:05 10000+阅读

寄存器初始为1时注意的事情

在编写verilog代码过程中，有时，我们需要某个寄存器初始化为1。整个工程功能仿真正确，但是综合后仿真会出现问题。如：always@（posedge clk) begin if(!rst_n) req_data<=1; &

寄存器初始化

原创 2013-05-28 23:20:30 1522 阅读

基于ROM的乘法器

1、原理简介乘法器的另一种实现思想是采用ROM的方式，即将被乘数和乘数连接起来拼成地址，把两者所有可能的乘积按照地址放在ROM的地址空间中，两个数相乘时，根据两者构成的地址从ROM中读取乘积结果。ROM可采用分布式逻辑资源实现（用于存储数据量小的情况比较合适），也可采用嵌

ROM乘法器

原创 2013-05-02 16:47:42 4538 阅读

时序约束

内容在附件中，介绍的时序约束比较全面。

时序约束

转载精选 2013-03-01 10:45:48 516 阅读

Xilinx OFFSET偏移约束略谈

Xilinx OFFSET偏移约束略谈 -=c00s19n=- coosign#sohu.com 2011年5月29日 Xilinx ISE约束除了Period约束，最基本的应该就是OFFSET约束（偏移约束）了。下面分条目简单说一下OFFSET如何应用（下文主要围绕OFFSET IN展开讨论）。（1）OFFSET约束基本概念可以概括为三大注意点： (a)OF

偏移约束

转载精选 2013-02-28 11:24:57 8483 阅读

建立时间和保持时间

具体内容在附件中

保持时间

建立时间

转载精选 2013-02-26 17:28:22 998 阅读

FPGA的片上资源使用情况

Total logic elements 24071/24624(98%): 该芯片中共有24624个LE资源，其中的98%在这个工程的这次编译中得到了使用。 Total combinational functions 21612/24624(88%): 该芯片的24624个LE资源中，88%用于实现组合逻辑。 Dedicated logic registers 885

FPGA

转载精选 2013-01-22 10:33:34 1314 阅读

RAM中的addra的bit数目

一个RAM例化形式如下 reg [7:0] addra_A; reg [7:0] addrb_A; A_RAM uut(

RAM

addra

原创 2012-12-29 21:30:11 2304 阅读

变量用之前最好初始化

写了testbench验证模块的正确性，功能仿真正确，可是综合后的仿真就出错了。原因是输入变量start没有初始化为0，而是不定值x。 verilog模块中的部分代码如下： always@(posedge clk) if(!rst_n) curr_state<=IDLE; else &

初始化

变量

原创 2012-12-19 12:02:14 1364 阅读

LUT-FF pairs

1.衡量FPGA的性能以及是否满足实际需求，按性能=逻辑数X速度+BRAM数X系数来计算，BRAM系数比较麻烦，一般只按性能=逻辑数X速度来计算。这是一个非常重要的概念，另一重意思就是面积与速度的积对于一个项目而言是个定数。原始设计速度为100M，完成同样的事，速度跑到400M时理论上资源可以少到1/4。 2.仔细计算好流水线，尽量提高编译报告的速度。速度可以换面积，同时

LUT-FF pairs

转载精选 2012-12-12 11:16:19 8026 阅读 1点赞

True Dual Port RAM的使用说明

双端口RAM可以看成是:两个相互独立的单端口RAM（A 和B），但这两个单端口RAM是在同一地址区域上操作的。双端口RAM可以等效为： (1)、可以边读边写的单端口RAM（普通的单端口R

双端口RAM

原创 2012-12-07 12:10:24 10000+阅读

Ip核_fifo

原创 2012-10-18 20:01:39 757 阅读 1点赞

FPGA block RAM和distributed RAM区别

区别之1 bram 的输出需要时钟，dram在给出地址后既可输出数据。区别之2 dram使用根灵活方便些区别之3 bram有较大的存储空间，dram浪费LUT资源补充： 1，物理上看，bram是fpga中定制的ram资源，dram就是用逻辑单元拼出来的。 2，较大的存储应用，建议用bram；零星的小ram，一般就用dram。但这只是个一般原则，具体的使用得看整个设计中资源

block RAM

distributed RAM

转载精选 2012-10-18 18:15:59 5023 阅读

IP核_真正双端口ram

IP核_true_dual_port_ram 可以实现同时读写的功能，它的主要管脚分布如下 ADDRA:A端口的地址。DINA：A端口的输入数据。WEA：A端口写使能。DOUA：输出数据，为ADDRA的地址上的值。 ADDRB:B端口的地址。DINB：B端口的输入数据。WEB：B端口写使能。DOUB：输出数据，为ADDRB的地址上的值。 ADDRA作为

IP核_true_dual_port_r

原创 2012-10-18 17:51:35 3959 阅读 1点赞

IP核_伪双端口

IP核_simple_dual_port_RAM介绍

simple

dual

IP核

port_RAM

原创 2012-10-18 17:14:56 1624 阅读

XilinxIP核_block_memory_generator

Xilinx公司提供了大量的存储器资源，包括了内嵌的块存储器、分布式存储器以及16位的移位寄存器。利用这些资源可以生成深度、位宽可配置的RAM、 ROM、FIFO以及移位寄存器等存储逻辑。其中，块存储器是硬件存储器，不占用任何逻辑资源，其余两类都是Xilinx专有的存储结构，由FPGA芯片的查找表和触发器资源构建的，每个查找表可构成16 1位的分布式存储器或移位寄存器。一般来讲，块存储器是宝贵的资

CORE

FIFO

RAM

xilinx

IP核

转载精选 2012-10-18 16:41:15 10000+阅读 1评论

IP核_单端口ram

IP核—Block Memory Generator—Single Port RAM

Single Port RAM

原创 2012-10-18 16:10:14 1533 阅读

IP核_移位寄存器

IP核_RAM_based_shift_registe 的介绍

IP核_RAM_based_shift_

原创 2012-10-18 12:21:42 3325 阅读

fifo的一些资料

fifo

转载精选 2012-10-18 11:15:18 799 阅读

单口RAM、伪双口RAM、双口RAM与FIFO的区别

FPGA设计中，常用到的数据缓存IP有FIFO和RAM，其中RAM又分单口RAM、伪双口RAM、双口RAM。单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行。而双口有两组数据线与地址线，读写可同时进行。FIFO读写可同时进行，可以看作是双口。双口R

FIFO

单口RAM

伪双口RAM

双口RAM

转载精选 2012-09-27 19:10:01 2426 阅读

ISE中xilinxcorelib_ver、unisims_ver、simprims_ver库的作用

1、D:\Xilinx\13.3\ISE_DS\ISE\verilog\mti_se\6.5e\nt\simprims_ver 用于布局布线后仿真 2、D:\Xilinx\13.3\ISE_DS\ISE\verilog\mti_se\6.5e\nt\xilinxcorelib_ver 用于编译仿真有IP核的程序 3、D:\Xilinx\13.3\ISE_DS\ISE\verilog\mti

xilinxcorelib_ver

unisims_ver

simprims_ver

原创 2012-09-22 17:54:57 4139 阅读

Module LUT6 is not defined

在综合后仿真中，有时会出现如下错误： Module 'LUT6' is not defined 解决办法：没有加载ISE的unisims_ver库 -L D:\Xilinx\13.3\ISE_DS\ISE\verilog\mti_se\6.5e\nt\unisims_ver

defined

Module LUT6

原创 2012-09-22 17:12:02 2057 阅读

ISE13.3的Virtex5和Virtex6的在综合时一些不同

选用Virtex5器件（XC5VLX330T），编写的语言有的在综合时不支持：（1）在综合时不支持mod操作如 if(cavlc_mbr_cnt%mb_width==0) begin 错误提示：Can not simplify operator MOD 改为：只能添加一个变量，使它计数，到等于（mb_width-1）时，让cavlc_mbr_cnt=0；然后条件变为i

Virtex5

Virtex6

原创 2012-09-22 11:39:51 1218 阅读

ERRORXst902Unexpected left_nzc event in always block sensitivity list.

在ISE12.4版本中，用ISE自带的综合工具XST综合时出现以下错误： ERROR:Xst:902 - "nc_calculate.v" line 82: Unexpected left_nzc event in always block sensitivity list. 源程序：行82 &n

ISE

ERRORXst902

Unexpected left_nzc

原创 2012-09-20 12:04:49 2185 阅读

ERROR:Xst:899

在ISE12.4版本中，用ISE自带的综合工具XST综合时出现以下错误： ERROR:Xst:899 - "tt_encoder.v" line 46: The logic for <code_valid> does not match a known FF or Latch template. The description style you

ISE

ERROR:Xst:899

原创 2012-09-20 12:03:20 4937 阅读

Xilinx ISE中Translate时的ERROR：NgdBuild:604的解决办法

在用Xilinx ISE 12.4进行实现时，Translate时，有如下错误：ERROR：NgdBuild:604 解决办法： 1、右键单击 Translate，选中 Process Properties选项 2、将-sd的值修改为：所有ngc文件的路径（ngc文件所在的文件夹），可单击Value框的右边，

ISE

NgdBuild:604

原创 2012-09-08 15:04:08 10000+阅读

ISE综合实现流程及各流程用到的文件类型

在综合实现这一部分，ISE主要有5个步骤 synthesize,translate,map,place&route,generate programming File 1、synthesize: 工具可以用自带的XST（全称为xilinx sythesize technology),Synthesis完毕后，可以用任

实现

综合

ISE

转载精选 2012-09-08 15:00:24 2690 阅读

ISE12.4教程

参见附件

ISE12.4

转载精选 2012-09-07 22:55:32 1155 阅读 1点赞

modelsim+ISE后仿真流程

参见附件

modelsim+ISE后仿真流程

转载精选 2012-09-07 22:53:13 1342 阅读

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李海川

时序约束

setup time violation 和 hold time violation

寄存器初始为1时注意的事情

基于ROM的乘法器

时序约束

Xilinx OFFSET偏移约束略谈

建立时间和保持时间

FPGA的片上资源使用情况

RAM中的addra的bit数目

变量用之前最好初始化

LUT-FF pairs

True Dual Port RAM的使用说明

Ip核_fifo

FPGA block RAM和distributed RAM区别

IP核_真正双端口ram

IP核_伪双端口

XilinxIP核_block_memory_generator

IP核_单端口ram

IP核_移位寄存器

fifo的一些资料

单口RAM、伪双口RAM、双口RAM与FIFO的区别

ISE中xilinxcorelib_ver、unisims_ver、simprims_ver库的作用

Module LUT6 is not defined

ISE13.3的Virtex5和Virtex6的在综合时一些不同

ERRORXst902Unexpected left_nzc event in always block sensitivity list.

ERROR:Xst:899

Xilinx ISE中Translate时的ERROR：NgdBuild:604的解决办法

ISE综合实现流程及各流程用到的文件类型

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