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# NAND、DDR、LPDDR、eMMC几种存储器的区别
存储领域发展至今，已有很多不同种类的存储器产品。下面给大家介绍几款常见的存储器及其应用：
1 NAND
NAND Flash存储器是Flash存储器的一种，属于非易失性存储器，其内部采用非线性宏单元模式，为固态大容量内存的实现提供了廉价有效的解决方案。
NAND Flash存储器具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用，如闪存盘、固态硬盘、eMMC、UFS等。
根据其不同的工艺技术，NAND已经从最早的SLC一路发展到如今的MLC、TLC、QLC和PLC。
按速度价格对比排序：SLC>MLC>TLC>QLC>PLC
按容量大小对比排序：PLC>QLC>TLC>MLC>SLC
目前主流的应用解决方案为TLC和QLC。SLC和MLC主要针对军工，企业级等应用，有着高速写入，低出错率，长耐久度特性。
除此，NAND Flash根据对应不同的空间结构来看，可分为2D结构和3D结构两大类：
下面是各大NAND Flash芯片生产厂商在3D NAND Flash产品的量产状况：
2 DDR、LPDDR
DDR全称Double Data Rate（双倍速率同步动态随机存储器），严格的来讲，DDR应该叫DDR SDRAM，它是一种易失性存储器。
虽然JEDEC于2018年宣布正式发布DDR5标准，但实际上最终的规范到2020年才完成，其目标是将内存带宽在DDR4基础上翻倍，速率3200MT/s起，最高可达6400MT/s，电压则从1.2V降至1.1V，功耗减少30%。
LPDDR是在DDR的基础上多了LP(Low Power)前缀,全称是Low Power Double Data Rate SDRAM，简称“低功耗内存”，是DDR的一种，以低功耗和小体积著称。
目前最新的标准LPDDR5被称为5G时代的标配，但目前市场上的主流依然是LPDDR3/4X。
DDR和LPDDR的区别？
应用领域不同。DDR因其更高的数据速率、更低的能耗和更高的密度广泛应用于平板电脑、机顶盒、汽车电子、数字电视等各种智能产品中，尤其是在疫情期间，由于在家办公、网课和娱乐的增加，平板电脑、智能盒子的需求也逐步攀升，这对DDR3、DDR4的存储性能要求更高、更稳定。
而LPDDR拥有比同代DDR内存更低的功耗和更小的体积，该类型芯片主要应用于移动式电子产品等低功耗设备上。
LPDDR和DDR之间的关系非常密切，简单来说，LPDDR就是在DDR的基础上面演化而来的，LPDDR2是在DDR2的基础上演化而来的，LPDDR3则是在DDR3的基础上面演化而来的，以此类推。
但是从第四代开始，两者之间有了差别或者说走上了不同的发展，主要因为DDR内存是通过提高核心频率从而提升性能，而LPDDR则是通过提高Prefetch预读取位数而提高使用体验。
同时在商用方面，LPDDR4首次先于DDR4登陆消费者市场。
3 eMMC、UFS
eMMC ( Embedded Multi Media Card) 采用统一的MMC标准接口， 把高密度NAND Flash以及MMC Controller封装在一颗BGA芯片中。
针对Flash的特性，产品内部已经包含了Flash管理技术，包括错误探测和纠正，flash平均擦写，坏块管理，掉电保护等技术。
用户无需担心产品内部flash晶圆制程和工艺的变化。同时eMMC单颗芯片为主板内部节省更多的空间。
简单地说，eMMC=Nand Flash+控制器+标准封装
eMMC具有以下优势：
1.简化类手机产品存储器的设计。
2.更新速度快。
3.加速产品研发效率。
UFS：全称Universal Flash Storage，我们可以将它视为eMMC的进阶版，同样是由多个闪存芯片、主控组成的阵列式存储模块。
UFS弥补了eMMC仅支持半双工运行（读写必须分开执行）的缺陷，可以实现全双工运行，所以性能得到翻番。
4 eMCP、uMCP
eMCP是结合eMMC和LPDDR封装而成的智慧型手机记忆体标准，与传统的MCP相较之下，eMCP因为有内建的NAND Flash控制芯片，可以减少主芯片运算的负担，并且管理更大容量的快闪记忆体。
以外形设计来看，不论是eMCP或是eMMC内嵌式记忆体设计概念，都是为了让智慧型手机的外形厚度更薄，更省空间。
uMCP是结合了UFS和LPDDR封装而成的智慧型手机记忆体标准，与eMCP相比,国产的uMCP在性能上更为突出，提供了更高的性能和功率节省。
eMMC是将NAND Flash芯片和控制芯片都封装在一起，eMCP则是eMMC和LPDDR封装在一起。
对于手机厂商而言，在存储产业陷入缺货潮的关键时期，既要保证手机出货所需的Mobile DRAM，又要保证eMMC货源，库存把控的难度相当大，所以eMCP自然成为大部分中低端手机首选方案。
uMCP是顺应UFS发展的趋势，满足5G手机的需求。
高端智能型手机基于对性能的高要求，CPU处理器需要与DRAM高频通讯，所以高端旗舰手机客户更青睐采用CPU和LPDDR进行POP封装，这样线路设计简单，可以减轻工程师设计PCB的难度，减少CPU与DRAM通讯信号的干扰，提高终端产品性能，随之生产难度增大，生产成本也会增加。
5G手机的发展将从高端机向低端机不断渗透，从而实现全面普及，同样是对大容量高性能提出更高的要求，uMCP是顺应eMMC向UFS发展的趋势。
uMCP结合LPDDR和UFS，不仅具有高性能和大容量，同时比PoP +分立式eMMC或UFS的解决方案占用的空间减少了40%，减少存储芯片占用并实现了更灵活的系统设计，并实现智能手机设计的高密度、低功耗存储解决方案。
综上所述简单总结一下：
eMMC=Nand Flash+控制器（Controller）+标准封装
UFS=eMMC的进阶版
eMMC：半双工模式 UFS：全双工模式
eMCP=eMMC+LPDDR+标准封装
uMCP=UFS+LPDDR+标准封装
# 为什么QLC可能是NAND闪存的绝唱
NAND 闪存已经达到了一定的密度极限，无法再进一步扩展。
20 世纪 90 年代末，以 NAND 闪存为基础的固态存储得到广泛应用。从便携式设备的存储卡到台式机和笔记本电脑的存储设备，人们预言未来的数据存储将摆脱磁性存储的束缚。随着固态硬盘（SSD）在消费市场的兴起，有些人认为，用不了多久，每个人都会使用固态硬盘，而硬盘驱动器（HDD）将被淘汰出历史舞台，因为固态硬盘的每千兆字节价格和总体性能实在是太有竞争力了。
现在人们正在改装固态硬盘，以减少其存储空间，从而降低其性能和使用寿命。究其原因，主要是 NAND 闪存已经达到了一定的密度极限，无法再进一步扩展。改变方法包括在闪存上堆叠更多层（3D NAND），以及增加单个单元内的电压电平数量，从而增加位数。虽然这提高了存储容量，但从单层单元（SLC）到多层单元（MLC）以及今天的 TLC 和 QLC NAND 闪存的过渡却带来了严重的代价，主要表现为写入周期受限和传输速度大大降低。
浮栅晶体管基本模型
NAND 闪存的核心是浮栅概念，该概念最早于 20 世纪 60 年代由浮栅 MOSFET ( FGMOS ) 提出。由于 FGMOS 允许在浮栅中保留电荷，因此它推动了 EPROM、EEPROM 和闪存等非易失性半导体存储技术的发展。对于 EPROM，每个单元由一个带有浮栅和控制栅的 FET 组成。通过在控制栅上施加编程电压来诱导热载流子注入 ( HCI )，电子被注入浮栅，从而有效地打开 FET。这样就可以读出晶体管的状态并将其解释为存储的位值。
当然，只能对 EPROM 进行一次编程，然后需要通过将整个芯片暴露在紫外线下（以在氧化硅内引起电离，从而放电 FET）来擦除值。即使它允许芯片被重写数千次。为了使 EPROM 可在线重写，EEPROM 使用两个额外的晶体管改变了基本的仅 FET 结构。最初，EEPROM 使用相同的 HCI 原理来擦除单元，但后来它们改用Fowler-Nordheim 隧穿（FNT，场电子发射的波机械形式）来擦除和写入单元，从而消除了热载流子降解 (HCD) 的破坏性影响。HCD 和 FNT 的应用都是物理损坏的主要来源，最终导致单元“泄漏”并使其变得无用。
结合电荷捕获闪存 ( CTF )，用更耐用、更强大的氮化硅材料取代原来的多晶硅浮栅，现代 EEPROM 可在磨损前支持大约一百万次读/写循环。
闪存是 EEPROM 的进一步发展，主要区别在于注重速度和高存储密度，以及使用 HCI 在 NOR 闪存中写入，因为这可以提供速度优势。NOR 和 NAND 闪存之间的区别在于单元的连接方式，NOR 闪存之所以这样称呼，是因为它的行为类似于 NOR 门：
NOR 闪存硅片上的布线和结构
要写入 NOR 闪存单元（将其设置为逻辑“0”），需要将升高的电压施加到控制栅极，从而产生 HCI。要擦除单元（将其重置为逻辑“1”），需要将相反极性的大电压施加到控制栅极和源极端子，这会由于 FNT 将电子从浮栅中拉出。
然后通过将目标字线拉高来读取单元。由于所有存储 FET 都连接到地和位线，因此如果浮栅处于活动状态，这将拉低位线，从而产生逻辑“1”，反之亦然。NOR 闪存设置为允许逐位擦除和写入，尽管现代 NOR 闪存正在转向以块为单位进行擦除的模型，就像 NAND 闪存一样：
NAND 闪存硅片上的布线和结构
NAND 闪存之所以被这样称呼，原因很容易从单元的连接方式看出，位线和地之间有多个单元串联（串）。NAND 闪存使用 FNT 进行写入和擦除单元，由于其布局，必须始终以页面（字符串集合）进行写入（设置为“0”）和读取，而擦除则在块级别（页面集合）上执行。
与 NOR 闪存和 (E)EPROM 不同，读取值比切换控制门和检查位线的电平要复杂得多。相反，必须激活目标单元上的控制门，同时对串中不需要的单元的控制门施加更高的电压 (>6V)（无论如何都会打开它们）。根据浮栅内的电荷，位线电压将达到一定水平，然后可以将其解释为某个位值。这也是 NAND 闪存能够通过依靠对浮栅电荷水平的精确测量来在每个单元中存储多个位的方式。
所有这些意味着，虽然 NOR Flash 支持随机（字节级）访问和擦除，因此支持就地执行（XiP，允许直接从 ROM 运行应用程序），但 NAND Flash 的（逐块）写入和擦除速度要快得多，再加上可能的更高密度，使得 NAND Flash 成为桌面和移动数据存储应用的首选。
扩展难题
随着对闪存每平方毫米字节数的需求不断增加，制造商已尽最大努力缩小构成 NAND 闪存芯片的晶体管和其他结构。这导致了诸如由于电子泄漏导致数据保留时间缩短以及由于结构变薄导致磨损增加等问题。通过在每个单元中存储更多位来快速轻松地增加总存储大小的方法不仅加剧了这些问题，而且还带来了巨大的复杂性。
从 NAND 闪存的耐久性等级（每个块的编程/擦除 (P/E) 周期）来看，磨损的增加显而易见，SLC NAND 闪存的 P/E 周期高达 100,000 次，MLC 低于 10,000 次，TLC 约为 1,000 次，QLC 降至数百次 P/E 周期。同时，较小的特征尺寸使 NAND 闪存更容易受到电子迁移率（例如高环境温度）引起的电子泄漏的影响。数据保留率也会随着磨损而降低，因此，对于高密度、每个单元多比特的 NAND 闪存，数据丢失的可能性越来越大。
由于 QLC NAND Flash 的复杂性，每个单元有 4 位（因此有 16 个电压级别），与 TLC 尤其是 SLC 相比，写入和读取速度大幅下降。这就是为什么 QLC（和 TLC）SSD 使用伪 SLC（pSLC）缓存的原因，该缓存将 SSD 闪存的一部分分配给速度更快的 SLC 访问模式。在 Gabriel Ferraz 之前引用的教程中，通过写入超出目标 SSD（Crucial BX500）的 pSLC 缓存大小来说明这一点：
尽管最初写入目标 SSD 的速度接近 500 MB/s，但当45 GB pSLC 缓存填满时，写入速度会降低到底层 Micron 3D QLC NAND 的写入速度，约为 50 MB/s。实际上，QLC NAND 闪存并不比机械 HDD 快，而且数据保留和耐用性特性更差。显然，这就是预言中的固态存储未来崩溃的临界点，因为即使是相对便宜的 NAND 闪存也还没有赶上 HDD 的性价比。
Gabriel Ferraz 对 BX500 SSD 进行的修改涉及使用 MPTools 软件重新编程其 Silicon Motion SM2259XT2 NAND 闪存控制器，该软件未提供给消费者，但已泄露到互联网上。虽然不像切换“将整个 SSD 用作 pSLC”选项那么简单，但这最终是将修改后的固件刷新到驱动器后的结果。
现在，BX500 SSD 运行在 pSLC 模式下，存储容量从 500 GB 降至 120 GB，但 P/E 评级从 QLC 模式下的额定 900 次循环上升到 pSLC 模式下的 60,000 次循环，或远超 3,000%。写入性能持续为 496 MB/s，没有 QLC 模式下的任何峰值，导致 PCMark 10 全系统驱动器测试中的得分大约翻了一番。
考虑到所有这些，很难找到一条不会让现有问题进一步恶化的 NAND 闪存技术。也许英特尔和美光不久就会推出出人意料的 3D XPoint相变内存新方案。
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