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一、UCIe 2.0

日前，通用芯粒互连（UCIe）产业联盟最新公布了 UCIe 2.0 规范，支持可管理性标准化系统架构，并全面解决了系统级封装（SiP）生命周期中跨多个芯粒（从分类到现场管理）的可测试性、可管理性和调试（DFx）设计难题。

UCIe 2.0 规范重点引入可管理性功能（可选）以及 UCIe DFx 架构（UDA），可以测试、遥测和调试每个芯粒的管理结构，实现了与供应商无关的芯片互操作性，为 SiP 管理和 DFx 操作提供了灵活统一的方法。

UCIe 2.0 规范还支持 3D 封装，相比较 2D 和 2.5D 封装架构，可提供更高的带宽密度和更高的能效。

UCIe-3D 优化了混合键合（hybrid bonding），具有凸点间距功能，凸点间距可大至 10-25 微米，小至 1 微米或更小，以提供灵活性和可扩展性。

UCIe 2.0 规范另一个特点是优化了互操作性和符合性测试的封装设计。符合性测试的目的是根据已知的良好参考 UCIe 实现验证被测设备（DUT）的主频段支持功能。UCIe 2.0 为物理、适配器和协议符合性测试建立了初步框架。

UCIe 2.0 规范的亮点如下：

• 全面支持具有多个芯粒的任何系统级封装（SiP）结构的可管理性、调试和测试。
• 支持 3D 封装，大幅提高带宽密度和能效。
• 改进系统级解决方案，将可管理性定义为芯片堆栈的一部分。
• 为互操作性和合规性测试优化封装设计。
• 完全向后兼容 UCIe 1.1 和 UCIe 1.0。

尔定律的失效，半导体行业过去多年正在寻找提升芯片性能的方法，而Chiplet正在成为几乎所有巨头的共同目标。然而，因为Chiplet的理念是将芯片的不同功能模块变成一个die，如何保证这些die能够更通用地连接到一起就成为了行业的头等大事。

于是，UCIe便顺势成立。据介绍，UCIe是一种开放的行业架构标准，可在不同chiplet之间提供die-to-die之间的接口，解决物理芯片间 I/O 层、芯片间协议和软件堆栈问题。

UCIe为die提供了标准接口（source：Cadence）

那么新公布的UCIe 2.0 规范有哪些细节，我们一起来看一下UCIe联盟同步发布的UCIe 2.0白皮书，深入了解。

以下为白皮书正文：

UCIe 2.0 规范：持续创新，推动开放 Chiplet 生态系统

Universal Chiplet Interconnect Express  (UCIe) 是一种开放的行业标准互连，可在 Chiplet 之间提供高带宽、低延迟、节能且经济高效的封装内连接。它满足了整个计算领域（涵盖云、边缘、企业、5G、汽车、高性能计算和手持设备）对计算、内存、存储和连接的预计不断增长的需求。UCIe 能够封装来自各种来源的die，包括不同的代工厂、设计和封装技术。

UCIe 2.0 规范涉及两个广泛的领域，以推动蓬勃发展的开放 Chiplet 生态系统。第一个规范以整体方式解决了任何具有多个 Chiplet 的系统级封装 (SiP) 结构中出现的可管理性、调试和测试挑战。该解决方案超越了 UCIe 接口，使用 UCIe 增强功能，以完全向后兼容的方式进行扩展；第二个领域涉及使用混合键合互连等技术（我们将其称为 UCIe-3D）的间距非常细（9 µm 到大约 1 µm，甚至更低）的垂直集成芯片。

1、在整个芯片生命周期中解决 SiP 级别的可管理性、调试和测试挑战

可测试性、可管理性和调试是需要持续创新的三个主要方面。UCIe 1.0 和 1.1 规范有几种机制来处理互连级别的可管理性和测试/调试/遥测（统称为 DFx）设计的各个方面。示例包括通道裕度（lane margining）、合规性测试、故障报告、边带访问（sideband access）等。然而，在芯片和 SiP 级别仍有许多具有挑战性的问题必须解决，才能实现开放、即插即用的基于chiplet的生态系统的愿景。

UCIe 联盟正在全面解决这些挑战，超越接口级别，解决从die分类、封装/键合到现场级别的挑战——这涵盖整个硅片生命周期，这些增强功能将使我们的成员能够应用这些学习成果并改进上游。

在本文中，我们提供了实现广泛的、即插即用的基于小芯片的生态系统所需克服的挑战的示例。

在分类芯片测试期间，虽然我们可以探测凸块，但无法对微凸块进行探测；尤其是当我们转向 25µ 凸块间距时。因此，我们必须创新，使用其他凸块。同样，我们应该能够在现场无缝管理维修或固件升级。

对于在封装级别可控性和可观察性有限的Chiplet，调试提出了独特的挑战（例如，无法在封装内插入逻辑分析仪或示波器）。行业应如何处理 SiP 中芯片的可管理性？最重要的是，我们如何安全地解决这些问题？一些chiplets可能无法从封装引脚直接访问（见图 1a），这一事实使这些问题变得更加困难。我们还需要处理各种带宽需求。例如，不同的chiplets对扫描链、调试、可管理性等所需的带宽范围不同。

我们对 UCIe 2.0 规范的方法是定义一个通用基础设施，该基础设施可在使用现有 IP 构建块（building blocks ）以及封装级别的外部接口的同时解决所有已确定的挑战。我们认为这些功能是互补的，我们的方法适用于现有 IP（甚至非 UCIe IP），并对 UCIe PHY 进行了增强。我们还使用外部封装引脚来访问芯片集，以通过规范中定义的桥接机制进行管理、调试或测试。这些接口和 IP 必须与封装上的 UCIe 2.0 链路无缝协作，以提供所需的外部和内部访问。图 1b 列出了不同接口可用的带宽，为 SiP 设计人员提供了多种选择。

在 UCIe 2.0 规范中，可管理性是可选的。支持的机制包括发现chiplet集及其配置；初始化芯片集结构（initialization of chiplet structures）和参数（即串行 EEPROM 替换）；固件下载；电源和热管理；错误报告；遥测；检索日志和崩溃转储信息；测试和调试；启动和报告自检状态；以及芯片安全的各个方面。这些机制利用现有的适用行业标准，并且与chiplets上的底层协议无关。这些机制旨在跨来自不同供应商的chiplet工作，并支持特定于供应商的扩展。这些功能是可发现和可配置的，允许在 SiP 之间快速部署通用固件库。UCIe 可管理性所需的核心功能可以通过硬件和/或固件实现，从而提高灵活性。

UCIe 2.0 可管理性基线架构（manageability baseline architecture，如图 2）定义了一种桥接功能，用于连接到外部接口（例如 SMBus 或 PCIe），从而实现封装外连接。每个chiplet组中的管理结构由多个管理元素组成，其中一个元素充当管理主管，负责发现、配置和协调 SiP 的整体管理，并充当可管理性信任根。

UCIe 管理传输被定义为一种独立于媒体（media-independent）的协议，用于芯片组中管理实体之间以及 SiP 中芯片组之间的通信。安全机制被定义为根据功能提供所需的保护级别。定义了两种管理链路封装机制，以使用边带和主带传输 UCIe 管理传输数据包。UCIe 定义了最多八个独立的虚拟通道来提供服务质量，每个通道都具有有序或无序语义。数据包基于信用（credits）进行交换，信用最初是在链路训练期间协商的。

UCIe DFx 架构 (UDA：UCIe DFx architecture) 包含测试、遥测和调试，并通过管理结构进行覆盖。UDA 基于每个chiplet内的 Hub-Spoke 模型（图 2）。每个chiplet都支持一个 DFx 管理中心 (DMH：DFx Management Hub )，这是一个管理元素，可充当访问芯片内测试、调试和遥测功能的网关。DMH 允许发现这些功能，并将与这些功能相关的管理传输数据包路由到各种连接的 DFx 管理“辐条”(DMS：DFx Management “Spokes” )。辐条（Spokes）是实现给定测试、调试或遥测功能的实体。一些示例包括扫描控制器、MEM BIST、SoC（片上系统）结构调试、跟踪协议引擎、核心调试、遥测等。

架构配置寄存器（图 3）在现有寄存器之上具有 UCIe-wrapper，为软件提供了一个通用框架。对于系统级使用，可以根据 Spoke 的（UCIe 联盟分配的）供应商 ID (VID) 和（供应商分配的）Device ID (DID) 加载特定于供应商的驱动程序以支持每个独特的功能。UDA 的管理数据包可以作为内存访问协议数据包（例如，用于发现chiplet中的 DMH/DMS）和/或以供应商定义的 UCIe DFx 消息格式（例如，用于通过chiplet将调试信号发送到 PCIe 等封装引脚，以便使用逻辑分析仪进行观察）发送。图 4 演示了其他使用模型。

虽然管理数据包可以在现有 UCIe 端口上进行时分复用，但 UCIe 2.0 还提供了添加专用 UCIe-S 端口以实现可管理性和 UDA 功能的额外功能。这些端口可以是简单的边带（sideband），以 4 个凸块或半宽 (x8) 提供 800 Mb/s/方向，或更高，UCIe-S 以 32 GT/s 的速度为每个 x8 提供 256 Gb/s/方向。

2、垂直集成芯片组可显著提高功率性能，并采用 UCIe-3D

UCIe 联盟于 2022 年 3 月成立，我们发布了定义明确的 UCIe 1.0 规范，解决了平面连接（2D 和 2.5D）问题。我们认识到垂直集成的重要性，并表示我们打算研究 3D 芯片组。UCIe 2.0 规范通过完全定义的规范（涵盖平面和垂直连接）兑现了这一承诺。

十多年来，随着封装内存和计算的商业化，提供垂直连接的 3D 互连芯片组的技术取得了显著进步，证实了需求的存在。现在是时候通过一系列选项来标准化接口，以满足生态系统中的各种需求。

3D 封装技术（例如混合键合 (HB：Hybrid Bonding)）的最新趋势是大幅缩Chiplet之间的凸块间距。UCIe-3D 的目标是将凸块间距从 9 µm 缩小到 1 µm，甚至可能更低。3D 互连将Chiplet之间的距离缩小到几乎为 0。因此，互操作性需要限制在相同的凸块间距内。虽然这不是一种广泛的即插即用（即，凸块间距为 1 µm 的芯片只能与凸块间距为 1 µm 的另一个chiplet混合键合，而不能与凸块间距为 9 µm 的chiplet混合键合），但关键性能指标 (KPI：key performance indicator) 的改进（例如带宽密度、功率效率等）是巨大的。如表 1 所示。

UCIe-3D 的第一大优势是带宽密度增加。这是双重优势。首先，减小的凸块间距（从 9 µm 降至 1µm 以下）意味着给定面积的导线数量与平方成反比；例如，将 2.5D 的 25 µm 与 3D 的 5 µm 进行比较，可得出相同面积的导线数量增加 25 倍；其次是面积本身。与 UCIe 2D/2.5D 相比，UCIe-3D 具有真实连接与海岸线消耗的优势。这意味着外围 PHY 上不会浪费任何面积，并且整个芯片组都可用于 3D 连接。

图 5 显示了使用 UCIe-3D 连接的两个Chiplet组和九个片上网络控制器 (NOC)。要获得凸块间距缩放的好处，必须保持相关电路简单，限制凸块。随着带宽密度的增加，无需驱动更高的频率。如表 1 所示，即使在 4 GT/s 频率下，带宽密度也比 32 GT/s 的 UCIe 2.5D 提高了几个数量级（例如，凸块间距为 1 µm 的 UCIe-3D 为 300 TB/s/mm²，而凸块间距为 25 µm 的 UCIe-2.5D 为 1.35 TB/s/mm²）。为了适应减小的凸块间距，我们通过选择适当的误码率 (BER：bit error rate ) 消除了对 (反) 序列化、CRC、重放等的需求（如表 1 所示）。同样，ESD 保护电路必须先降低至 5V CDM，并从 3 µm 开始逐渐消除。

UCIe-3D 的第二个主要优势是功耗更低。随着距离减小（~0），相关的电寄生效应也随之减小。随着 SoC 频率（<= 4 GT/s），电路变得简单 - 由简单的逆变器组成。再加上频率降低，功耗甚至更低（至少低一个数量级）。

4、结论

UCIe 技术发展势头强劲！自 UCIe 联盟成立以来，UCIe 联盟成员已宣布了产品开发，并提供了基于 UCIe 1.0 和 1.1 规范的可操作硅片演示。我们正处于与其他成功标准（包括 PCIe、CXL 和 USB）类似的数十年历程的早期阶段。随着技术的普及，我们的成员致力于对未来规范进行必要的改进；

UCIe 2.0 是我们承诺的体现。可管理性和 DFx 增强功能表明我们不断致力于改进现有方法，而 UCIe-3D 则表明我们愿意接受必要的挑战，以实现能效性能的指数级改进。

最后，我想描绘一个系统级封装的愿景，其中使用现有的 UCIe-2.5D 和 UCIe-2D 平面互连连接多个 UCIe-3D 芯片组堆栈，以及所有即将推出的增强功能。如今的芯片级封装就像是小城市，其密度高于十年前的单片芯片，而后者可以比作小村庄。未来采用 UCIe-3D 的 SiP 将像一座摩天大楼林立的大都市，密度极高。计算和内存元件紧密封装在一起的高密度意味着比特传输距离更短，从而实现卓越的性能和更低的功耗。换句话说，未来确实非常光明。

值得一提的的是，作为芯片行业的重要参与者，NVIDIA 硬件工程副总裁 Ashish Karandikar在评价UCIe新标准时候谈到：“UCIe 2.0 规范的发布标志着基于芯片的系统设计发展的一个重要里程碑，它提供了一种初始化、管理和调试片上系统的标准化方法。作为 UCIe 联盟的成员，NVIDIA 致力于推进该规范的各个方面，以帮助推动下一代计算系统的创新和性能。” 嵌入式设备 whaosoft aiot 开发板商城 天皓智联 中有可测试设备

二、MOS管驱动电路有几种

 MOS管因为其导通内阻低，开关速度快，因此被广泛应用在开关电源上。而用好一个MOS管，其驱动电路的设计就很关键。下面分享几种常用的驱动电路。

1 电源IC直接驱动

    电源IC直接驱动是最简单的驱动方式，应该注意几个参数以及这些参数的影响。

①查看电源IC手册的最大驱动峰值电流，因为不同芯片，驱动能力很多时候是不一样的。

②了解MOS管的寄生电容，如图C1、C2的值，这个寄生电容越小越好。如果C1、C2的值比较大，MOS管导通的需要的能量就比较大，如果电源IC没有比较大的驱动峰值电流，那么管子导通的速度就比较慢，就达不到想要的效果。

2 推挽驱动

    当电源IC驱动能力不足时，可用推挽驱动。

    这种驱动电路好处是提升电流提供能力，迅速完成对于栅极输入电容电荷的充电过程。这种拓扑增加了导通所需要的时间，但是减少了关断时间，开关管能快速开通且避免上升沿的高频振荡。

3 加速关断驱动

    MOS管一般都是慢开快关。在关断瞬间驱动电路能提供一个尽可能低阻抗的通路供MOSFET栅源极间电容电压快速泄放，保证开关管能快速关断。相关推荐:MOS管驱动电路设计细节。

    为使栅源极间电容电压的快速泄放，常在驱动电阻上并联一个电阻和一个二极管，如上图所示，其中D1常用的是快恢复二极管。这使关断时间减小，同时减小关断时的损耗。Rg2是防止关断的时电流过大，把电源IC给烧掉。

    如上图，是我之前用的一个电路，量产至少上万台，推荐使用。

    用三极管来泄放栅源极间电容电压是比较常见的。如果Q1的发射极没有电阻，当PNP三极管导通时，栅源极间电容短接，达到最短时间内把电荷放完，最大限度减小关断时的交叉损耗。

    还有一个好处，就是栅源极间电容上的电荷泄放时电流不经过电源IC，提高了可靠性。

4 隔离驱动

    为了满足高端MOS管的驱动，经常会采用变压器驱动。其中R1目的是抑制PCB板上寄生的电感与C1形成LC振荡，C1的目的是隔开直流，通过交流，同时也能防止磁芯饱和。开发板商城 天皓智联 相关国产芯片设备测试

三、MOS管介绍

MOS管学名是场效应管，是金属-氧化物-半导体型场效应管，属于绝缘栅型。本文就结构构造、特点、实用电路等几个方面用工程师的话简单描述。

其结构示意图：

解释1：沟道

上面图中，下边的p型中间一个窄长条就是沟道，使得左右两块P型极连在一起，因此mos管导通后是电阻特性，因此它的一个重要参数就是导通电阻，选用mos管必须清楚这个参数是否符合需求。

解释2：n型

上图表示的是p型mos管，读者可以依据此图理解n型的，都是反过来即可。因此，不难理解，n型的如图在栅极加正压会导致导通，而p型的相反。

解释3：增强型

相对于耗尽型，增强型是通过“加厚”导电沟道的厚度来导通，如图。栅极电压越低，则p型源、漏极的正离子就越靠近中间，n衬底的负离子就越远离栅极，栅极电压达到一个值，叫阀值或坎压时，由p型游离出来的正离子连在一起，形成通道，就是图示效果。因此，容易理解，栅极电压必须低到一定程度才能导通，电压越低，通道越厚，导通电阻越小。由于电场的强度与距离平方成正比，因此，电场强到一定程度之后，电压下降引起的沟道加厚就不明显了，也是因为n型负离子的“退让”是越来越难的。耗尽型的是事先做出一个导通层，用栅极来加厚或者减薄来控制源漏的导通。但这种管子一般不生产，在市面基本见不到。所以，大家平时说mos管，就默认是增强型的。

解释4：左右对称

图示左右是对称的，难免会有人问怎么区分源极和漏极呢？其实原理上，源极和漏极确实是对称的，是不区分的。但在实际应用中，厂家一般在源极和漏极之间连接一个二极管，起保护作用，正是这个二极管决定了源极和漏极，这样，封装也就固定了，便于实用。我的老师年轻时用过不带二极管的mos管。非常容易被静电击穿，平时要放在铁质罐子里，它的源极和漏极就是随便接。

解释5：金属氧化物膜

图中有指示，这个膜是绝缘的，用来电气隔离，使得栅极只能形成电场，不能通过直流电，因此是用电压控制的。在直流电气上，栅极和源漏极是断路。不难理解，这个膜越薄：电场作用越好、坎压越小、相同栅极电压时导通能力越强。坏处是：越容易击穿、工艺制作难度越大而价格越贵。例如导通电阻在欧姆级的，1角人民币左右买一个，而2402等在十毫欧级的，要2元多（批量买。零售是4元左右）。

解释6：与实物的区别

上图仅仅是原理性的，实际的元件增加了源-漏之间跨接的保护二极管，从而区分了源极和漏极。实际的元件，p型的，衬底是接正电源的，使得栅极预先成为相对负电压，因此p型的管子，栅极不用加负电压了，接地就能保证导通。相当于预先形成了不能导通的沟道，严格讲应该是耗尽型了。好处是明显的，应用时抛开了负电压。

解释7：寄生电容

上图的栅极通过金属氧化物与衬底形成一个电容，越是高品质的mos，膜越薄，寄生电容越大，经常mos管的寄生电容达到nF级。这个参数是mos管选择时至关重要的参数之一，必须考虑清楚。Mos管用于控制大电流通断，经常被要求数十K乃至数M的开关频率，在这种用途中，栅极信号具有交流特征，频率越高，交流成分越大，寄生电容就能通过交流电流的形式通过电流，形成栅极电流。消耗的电能、产生的热量不可忽视，甚至成为主要问题。为了追求高速，需要强大的栅极驱动，也是这个道理。试想，弱驱动信号瞬间变为高电平，但是为了“灌满”寄生电容需要时间，就会产生上升沿变缓，对开关频率形成重大威胁直至不能工作。

解释8：如何工作在放大区

Mos管也能工作在放大区，而且很常见。做镜像电流源、运放、反馈控制等，都是利用mos管工作在放大区，由于mos管的特性，当沟道处于似通非通时，栅极电压直接影响沟道的导电能力，呈现一定的线性关系。由于栅极与源漏隔离，因此其输入阻抗可视为无穷大，当然，随频率增加阻抗就越来越小，一定频率时，就变得不可忽视。这个高阻抗特点被广泛用于运放，运放分析的虚连、虚断两个重要原则就是基于这个特点。这是三极管不可比拟的。

解释9：发热原因

Mos管发热，主要原因之一是寄生电容在频繁开启关闭时，显现交流特性而具有阻抗，形成电流。有电流就有发热，并非电场型的就没有电流。另一个原因是当栅极电压爬升缓慢时，导通状态要“路过”一个由关闭到导通的临界点，这时，导通电阻很大，发热比较厉害。第三个原因是导通后，沟道有电阻，过主电流，形成发热。主要考虑的发热是第1和第3点。许多mos管具有结温过高保护，所谓结温就是金属氧化膜下面的沟道区域温度，一般是150摄氏度。超过此温度，mos管不可能导通。温度下降就恢复。要注意这种保护状态的后果。

但愿上述描述能通俗的理解mos管，下面说说几个约定俗成电路：

1：pmos应用

一般用于管理电源的通断，属于无触点开关，栅极低电平就完全导通，高电平就完全截止。而且，栅极可以加高过电源的电压，意味着可以用5v信号管理3v电源的开关，这个原理也用于电平转换。

2：nmos管应用

一般用于管理某电路是否接地，属于无触点开关，栅极高电平就导通导致接地，低电平截止。当然栅极也可以用负电压截止，但这个好处没什么意义。其高电平可以高过被控制部分的电源，因为栅极是隔离的。因此可以用5v信号控制3v系统的某处是否接地，这个原理也用于电平转换。

3：放大区应用

工作于放大区，一般用来设计反馈电路，需要的专业知识比较多，类似运放，这里无法细说。常用做镜像电流源、电流反馈、电压反馈等。至于运放的集成应用，我们其实不用关注。人家都做好了，看好datasheet就可以了，不用按mos管方式去考虑导通电阻和寄生电容。

MOS管的基本知识   

现在的高清、液晶、等离子电视机中开关电源部分除了采用了PFC技术外，在元器件上的开关管均采用性能优异的MOS管取代过去的大功率晶体三极管，使整机的效率、可靠性、故障率均大幅的下降。由于MOS管和大功率晶体三极管在结构、特性有着本质上的区别，在应用上；驱动电路也比晶体三极管复杂，致使维修人员对电路、故障的分析倍感困难，此文即针对这一问题，把MOS管及其应用电路作简单介绍，以满足维修人员需求。

(一)、什么是MOS管
MOS管的英文全称叫MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，即金属氧化物半导体型场效应管，属于场效应管中的绝缘栅型。因此，MOS管有时被称为绝缘栅场效应管。在一般电子电路中，MOS管通常被用于放大电路或开关电路。

1、MOS管的构造；
在一块掺杂浓度较低的P型半导体硅衬底上，用半导体光刻、扩散工艺制作两个高掺杂浓度的N+区，并用金属铝引出两个电极，分别作为漏极D和源极S。然后在漏极和源极之间的P型半导体表面复盖一层很薄的二氧化硅（Si02）绝缘层膜，在再这个绝缘层膜上装上一个铝电极，作为栅极G。这就构成了一个N沟道（NPN型）增强型MOS管。显然它的栅极和其它电极间是绝缘的。图1-1所示 A 、B分别是它的结构图和代表符号。

同样用上述相同的方法在一块掺杂浓度较低的N型半导体硅衬底上，用半导体光刻、扩散工艺制作两个高掺杂浓度的P+区，及上述相同的栅极制作过程，就制成为一个P沟道（PNP型）增强型MOS管。图1-2所示A 、B分别是P沟道MOS管道结构图和代表符号。

图1 -1-A            图1 -1-B

图1-2-A              图1-2-B

2、MOS管的工作原理：图1-3是N沟道MOS管工作原理图；

图1-3-A    

图1-3-B

从图1-3-A可以看出，增强型MOS管的漏极D和源极S之间有两个背靠背的PN结。当栅-源电压VGS=0时，即使加上漏-源电压VDS，总有一个PN结处于反偏状态，漏-源极间没有导电沟道（没有电流流过），所以这时漏极电流ID=0。

此时若在栅-源极间加上正向电压，图1-3-B所示，即VGS＞0，则栅极和硅衬底之间的SiO2绝缘层中便产生一个栅极指向P型硅衬底的电场，由于氧化物层是绝缘的，栅极所加电压VGS无法形成电流，氧化物层的两边就形成了一个电容，VGS等效是对这个电容充电，并形成一个电场，随着VGS逐渐升高，受栅极正电压的吸引，在这个电容的另一边就聚集大量的电子并形成了一个从漏极到源极的N型导电沟道，当VGS大于管子的开启电压VT（一般约为 2V）时，N沟道管开始导通，形成漏极电流ID，我们把开始形成沟道时的栅-源极电压称为开启电压，一般用VT表示。控制栅极电压VGS的大小改变了电场的强弱，就可以达到控制漏极电流ID的大小的目的，这也是MOS管用电场来控制电流的一个重要特点，所以也称之为场效应管。

3、MOS管的特性；
上述MOS管的工作原理中可以看出，MOS管的栅极G和源极S之间是绝缘的，由于Sio2绝缘层的存在，在栅极G和源极S之间等效是一个电容存在，电压VGS产生电场从而导致源极-漏极电流的产生。此时的栅极电压VGS决定了漏极电流的大小，控制栅极电压VGS的大小就可以控制漏极电流ID的大小。这就可以得出如下结论：
1） MOS管是一个由改变电压来控制电流的器件，所以是电压器件。
2） MOS管道输入特性为容性特性，所以输入阻抗极高。

4、MOS管的电压极性和符号规则；
图1-4-A 是N沟道MOS管的符号，图中D是漏极，S是源极，G是栅极，中间的箭头表示衬底，如果箭头向里表示是N沟道的MOS管，箭头向外表示是P沟道的MOS管。
在实际MOS管生产的过程中衬底在出厂前就和源极连接，所以在符号的规则中；表示衬底的箭头也必须和源极相连接，以区别漏极和源极。图1-5-A是P沟道MOS管的符号。
MOS管应用电压的极性和我们普通的晶体三极管相同，N沟道的类似NPN晶体三极管，漏极D接正极，源极S接负极，栅极G正电压时导电沟道建立，N沟道MOS管开始工作,如图1-4-B所示。同样P道的类似PNP晶体三极管，漏极D接负极，源极S接正极，栅极G负电压时，导电沟道建立，P沟道MOS管开始工作,如图1-5-B所示。

图1-4-A N沟道MOS管符号            

图1-4-B N沟道MOS管电压极性及衬底连接

图1-5-A P沟道MOS管符号    

图1-5-B P沟道MOS管电压极性及衬底连接

5、MOS管和晶体三极管相比的重要特性；
1）．场效应管的源极S、栅极G、漏极D分别对应于三极管的发射极e、基极b、集电极c，它们的作用相似，图1-6-A所示是N沟道MOS管和NPN型晶体三极管引脚，图1-6-B所示是P沟道MOS管和PNP型晶体三极管引脚对应图。

图1-6-A 图1-6-B

2)．场效应管是电压控制电流器件，由VGS控制ID，普通的晶体三极管是电流控制电流器件，由IB控制IC。MOS管道放大系数是（跨导gm）当栅极电压改变一伏时能引起漏极电流变化多少安培。晶体三极管是电流放大系数（贝塔β）当基极电流改变一毫安时能引起集电极电流变化多少。

3)．场效应管栅极和其它电极是绝缘的，不产生电流；而三极管工作时基极电流IB决定集电极电流IC。因此场效应管的输入电阻比三极管的输入电阻高的多。

4)．场效应管只有多数载流子参与导电；三极管有多数载流子和少数载流子两种载流子参与导电，因少数载流子浓度受温度、辐射等因素影响较大，所以场效应管比三极管的温度稳定性好。

5)．场效应管在源极未与衬底连在一起时，源极和漏极可以互换使用，且特性变化不大，而三极管的集电极与发射极互换使用时，其特性差异很大，b 值将减小很多。

6)．场效应管的噪声系数很小，在低噪声放大电路的输入级及要求信噪比较高的电路中要选用场效应管。

7)．场效应管和普通晶体三极管均可组成各种放大电路和开关电路，但是场效应管制造工艺简单，并且又具有普通晶体三极管不能比拟的优秀特性，在各种电路及应用中正逐步的取代普通晶体三极管，目前的大规模和超大规模集成电路中，已经广泛的采用场效应管。

6、在开关电源电路中；大功率MOS管和大功率晶体三极管相比MOS管的优点；
1)、输入阻抗高，驱动功率小：由于栅源之间是二氧化硅（SiO2）绝缘层，栅源之间的直流电阻基本上就是SiO2绝缘电阻，一般达100MΩ左右，交流输入阻抗基本上就是输入电容的容抗。由于输入阻抗高，对激励信号不会产生压降，有电压就可以驱动，所以驱动功率极小（灵敏度高）。一般的晶体三极管必需有基极电压Vb，再产生基极电流Ib，才能驱动集电极电流的产生。晶体三极管的驱动是需要功率的（Vb×Ib）。

2）、开关速度快:MOSFET的开关速度和输入的容性特性的有很大关系，由于输入容性特性的存在，使开关的速度变慢，但是在作为开关运用时，可降低驱动电路内阻，加快开关速度（输入采用了后述的“灌流电路”驱动，加快了容性的充放电的时间）。MOSFET只靠多子导电，不存在少子储存效应，因而关断过程非常迅速，开关时间在10—100ns之间，工作频率可达100kHz以上，普通的晶体三极管由于少数载流子的存储效应，使开关总有滞后现象，影响开关速度的提高（目前采用MOS管的开关电源其工作频率可以轻易的做到100K/S～150K/S,这对于普通的大功率晶体三极管来说是难以想象的）。

3）、无二次击穿；由于普通的功率晶体三极管具有当温度上升就会导致集电极电流上升（正的温度～电流特性）的现象，而集电极电流的上升又会导致温度进一步的上升，温度进一步的上升，更进一步的导致集电极电流的上升这一恶性循环。而晶体三极管的耐压VCEO随管温度升高是逐步下降，这就形成了管温继续上升、耐压继续下降最终导致晶体三极管的击穿，这是一种导致电视机开关电源管和行输出管损坏率占95%的破环性的热电击穿现象，也称为二次击穿现象。MOS管具有和普通晶体三极管相反的温度～电流特性，即当管温度（或环境温度）上升时，沟道电流IDS反而下降。例如；一只IDS=10A的MOS FET开关管，当VGS控制电压不变时，在250C温度下IDS=3A，当芯片温度升高为1000C时，IDS降低到2A，这种因温度上升而导致沟道电流IDS下降的负温度电流特性，使之不会产生恶性循环而热击穿。也就是MOS管没有二次击穿现象，可见采用MOS管作为开关管，其开关管的损坏率大幅度的降低，近两年电视机开关电源采用MOS管代替过去的普通晶体三极管后，开关管损坏率大大降低也是一个极好的证明。

4）、MOS管导通后其导通特性呈纯阻性；
普通晶体三极管在饱和导通是，几乎是直通，有一个极低的压降，称为饱和压降，既然有一个压降，那么也就是；普通晶体三极管在饱和导通后等效是一个阻值极小的电阻，但是这个等效的电阻是一个非线性的电阻（电阻上的电压和流过的电流不能符合欧姆定律），而MOS管作为开关管应用，在饱和导通后也存在一个阻值极小的电阻，但是这个电阻等效一个线性电阻，其电阻的阻值和两端的电压降和流过的电流符合欧姆定律的关系，电流大压降就大，电流小压降就小，导通后既然等效是一个线性元件，线性元件就可以并联应用，当这样两个电阻并联在一起，就有一个自动电流平衡的作用，所以MOS管在一个管子功率不够的时候，可以多管并联应用，且不必另外增加平衡措施（非线性器件是不能直接并联应用的）。

MOS管和普通的晶体三极管相比，有以上四项优点，就足以使MOS管在开关运用状态下完全取代普通的晶体三极管。目前的技术MOS管道VDS能做到1000V，只能作为开关电源的开关管应用，随着制造工艺的不断进步，VDS的不断提高，取代显像管电视机的行输出管也是近期能实现的。

(二)、灌流电路
1、MOS管作为开关管应用的特殊驱动电路；灌流电路
MOS管和普通晶体三极管相比，有诸多的优点，但是在作为大功率开关管应用时，由于MOS管具有的容性输入特性，MOS管的输入端，等于是一个小电容器，输入的开关激励信号，实际上是在对这个电容进行反复的充电、放电的过程，在充放电的过程中，使MOS管道导通和关闭产生了滞后，使“开”与“关”的过程变慢，这是开关元件不能允许的（功耗增加，烧坏开关管），如图所示，在图2-1中 A方波为输入端的激励波形，电阻R为激励信号内阻，电容C为MOS管输入端等效电容，激励波形A加到输入端是对等效电容C的充放电作用，使输入端实际的电

图2-1

压波形变成B的畸变波形，导致开关管不能正常开关工作而损坏，解决的方法就是，只要R足够的小，甚至没有阻值，激励信号能提供足够的电流，就能使等效电容迅速的充电、放电，这样MOS开关管就能迅速的“开”、“关”，保证了正常工作。由于激励信号是有内阻的，信号的激励电流也是有限度，我们在作为开关管的MOS管的输入部分，增加一个减少内阻、增加激励电流的“灌流电路”来解决此问题，如图2-2所示。

图2-2

在图2-2中；在作为开关应用的MOS管Q3的栅极S和激励信号之间增加Q1、Q2两只开关管，此两只管均为普通的晶体三极管，两只管接成串联连接，Q1为NPN型Q2为PNP型，基极连接在一起（实际上是一个PNP、NPN互补的射极跟随器），两只管等效是两只在方波激励信号控制下轮流导通的开关，如图2-2-A、图2-2-B。

当激励方波信号的正半周来到时；晶体三极管Q1（NPN）导通、Q2（PNP）截止，VCC经过Q1导通对MOS开关管Q3的栅极充电，由于Q1是饱和导通，VCC等效是直接加到MOS管Q3的栅极，瞬间充电电流极大，充电时间极短，保证了MOS开关管Q3的迅速的“开”，如图2-2-A所示（图2-2-A和图2-2-B中的电容C为MOS管栅极S的等效电容）。

当激励方波信号的负半周来到时；晶体三极管Q1（NPN）截止、Q2（PNP）导通，MOS开关管Q3的栅极所充的电荷，经过Q2迅速放电，由于Q2是饱和导通，放电时间极短，保证了MOS开关管Q3的迅速的“关”，如图2-2-B所示。

图2-2-A                                           图2-2-B

由于MOS管在制造工艺上栅极S的引线的电流容量有一定的限度，所以在Q1在饱和导通时VCC对MOS管栅极S的瞬时充电电流巨大，极易损坏MOS管的输入端，为了保护MOS管的安全，在具体的电路中必须采取措施限制瞬时充电的电流值，在栅极充电的电路中串接一个适当的充电限流电阻R，如图2-3-A所示。充电限流电阻R的阻值的选取；要根据MOS管的输入电容的大小，激励脉冲的频率及灌流电路的VCC（VCC一般为12V）的大小决定一般在数十姆欧到一百欧姆之间。

图2-3-A 

图2-3-B

由于充电限流电阻的增加，使在激励方波负半周时Q2导通时放电的速度受到限制（充电时是VCC产生电流，放电时是栅极所充的电压VGS产生电流，VGS远远小于VCC,R的存在大大的降低了放电的速率）使MOS管的开关特性变坏，为了使R阻值在放电时不影响迅速放电的速率，在充电限流电阻R上并联一个形成放电通路的二极管D，图2-3-B所示。此二极管在放电时导通，在充电时反偏截止。这样增加了充电限流电阻和放电二极管后，既保证了MOS管的安全，又保证了MOS管，“开”与“关”的迅速动作。

2、另一种灌流电路
灌流电路的另外一种形式，对于某些功率较小的开关电源上采用的MOS管往往采用了图2-4-A的电路方式。

图2-4-A 

图2-4-B

图中 D为充电二极管，Q为放电三极管（PNP）。工作过程是这样，当激励方波正半周时，D导通，对MOS管输入端等效电容充电(此时Q截止)，在当激励方波负半周时，D截止，Q导通，MOS管栅极S所充电荷，通过Q放电，MOS管完成“开”与“关”的动作，如图2-4-B所示。此电路由激励信号直接“灌流”，激励信号源要求内阻较低。该电路一般应用在功率较小的开关电源上。

3、MOS管开关应用必须设置泄放电阻；
MOS管在开关状态工作时；Q1、Q2是轮流导通，MOS管栅极是在反复充电、放电的状态，如果在此时关闭电源，MOS管的栅极就有两种状态；一个状态是；放电状态，栅极等效电容没有电荷存储，一个状态是；充电状态，栅极等效电容正好处于电荷充满状态，图2-5-A所示。虽然电源切断，此时Q1、Q2也都处于断开状态，电荷没有释放的回路，MOS管栅极的电场仍然存在（能保持很长时间），建立导电沟道的条件并没有消失。这样在再次开机瞬间，由于激励信号还没有建立，而开机瞬间MOS管的漏极电源(VDS)随机提供,在导电沟道的作用下，MOS管即刻产生不受控的巨大漏极电流ID，引起MOS管烧坏。为了避免此现象产生，在MOS管的栅极对源极并接一只泄放电阻R1，如图2-5-B所示，关机后栅极存储的电荷通过R1迅速释放，此电阻的阻值不可太大，以保证电荷的迅速释放，一般在5K～数10K左右。

图2-5-A 

图2-5-B

灌流电路主要是针对MOS管在作为开关管运用时其容性的输入特性，引起“开”、“关”动作滞后而设置的电路，当MOS管作为其他用途；例如线性放大等应用，就没有必要设置灌流电路。

(三)、大功率MOS管开关电路。实例应用电路分析
初步的了解了以上的关于MOS管的一些知识后，一般的就可以简单的分析，采用MOS管开关电源的电路了。
1、 三星等离子V2屏开关电源PFC部分激励电路分析；
图3-1所示是三星V2屏开关电源，PFC电源部分电原理图，图3-2所示是其等效电路框图。

图3-1

图3-2

图3-1所示；是三星V2屏等离子开关电源的PFC激励部分。从图中可以看出；这是一个并联开关电源L1是储能电感，D10是这个开关电源的整流二极管，Q1、Q2是开关管，为了保证PFC开关电源有足够的功率输出，采用了两只MOS管Q1、Q2并联应用（图3-2所示；是该并联开关电源等效电路图，图中可以看出该并联开关电源是加在整流桥堆和滤波电容C5之间的），图中Q3、Q4是灌流激励管，Q3、Q4的基极输入开关激励信号， VCC-S-R是Q3、Q4的VCC供电(22.5V)。两只开关管Q1、Q2的栅极分别有各自的充电限流电阻和放电二极管，R16是Q2的在激烈信号为正半周时的对Q2栅极等效电容充电的限流电阻，D7是Q2在激烈信号为负半周时的Q2栅极等效电容放电的放电二极管，同样R14、D6则是Q1的充电限流电阻和放电的放电二极管。R17和R18是Q1和Q2的关机栅极电荷泄放电阻。D9是开机瞬间浪涌电流分流二极管。

2、 三星等离子V4屏开关电源PFC部分激励电路分析；
图3-3所示；是三星V4屏开关电源PFC激励部分电原理图，可以看出该V4屏电路激励部分原理相同于V2屏。只是在每一只大功率MOS开关管的栅极泄放电阻（R209、R206）上又并联了过压保护二极管；ZD202、ZD201及ZD204、ZD203

图3-3

3、 海信液晶开关电源PFC部分激励电路分析，图3-4所示；
海信液晶电视32寸～46寸均采用该开关电源，电源采用了复合集成电路SMA—E1017（PFC和PWM共用一块复合激励集成电路），同样该PFC开关电源部分也是一个并联的开关电源，图3-4所示。TE001是储能电感、DE004是开关电源的整流管、QE001、QE002是两只并联的大功率MOS开关管。该集成电路的PFCOUTPUT端子是激励输出，，RE008、RE009、RE010、VE001、DE002、RE011、DE003组成QE001和QE002的灌流电路。

图3-4

灌流电路的等效电路如图3-5所示，从图中，可以清晰的看出该灌流电路的原理及各个元件的作用。

从等效电路图来分析，集成电路的激励输出端（PFCOUTPUT端子），输出方波的正半周时DE002导通，经过RE008、RE010对MOS开关管QE001和QE002的栅极充电，当激励端为负半周时，DE002截止，由于晶体三极管VE001是PNP型，负半周信号致使VE001导通，此时；QE001和QE002的栅极所充电荷经过VE001放电，MOS管完成“开”、“关”周期的工作。从图3-5的分析中，RE011作用是充电的限流电阻，而在放电时由于VE001的存在和导通，已经建立了放电的回路，DE003的作用是加速VE001的导通，开关管关闭更加迅速。

图3-4所示原理图是PFC开关电源及PWM开关电源的电原理图，该电路中的集成电路MSA-E1017是把PFC部分的激励控制和PWM部分激励控制复合在一块集成电路中，图3-6是原理框图，图中的QE003及TE002是PWM开关电源的开关管及开关变压器，RE050是QE003的充电限流电阻、DE020是其放电二极管。

图3-5

图3-6

(四)、MOS管的防静电保护
MOS管是属于绝缘栅场效应管，栅极是无直流通路，输入阻抗极高，极易引起静电荷聚集，产生较高的电压将栅极和源极之间的绝缘层击穿。早期生产的MOS管大都没有防静电的措施，所以在保管及应用上要非常小心，特别是功率较小的MOS管，由于功率较小的MOS管输入电容比较小，接触到静电时产生的电压较高，容易引起静电击穿。而近期的增强型大功率MOS管则有比较大的区别，首先由于功能较大输入电容也比较大，这样接触到静电就有一个充电的过程，产生的电压较小，引起击穿的可能较小，再者现在的大功率MOS管在内部的栅极和源极有一个保护的稳压管DZ（图4-1所示）,把静电嵌位于保护稳压二极管的稳压值以下，有效的保护了栅极和源极的绝缘层，不同功率、不同型号的MOS管其保护稳压二极管的稳压值是不同的。虽然MOS管内部有了保护措施，我们操作时也应按照防静电的操作规程进行，这是一个合格的维修员应该具备的。

图4-1

(五)、MOS管的检测与代换：
在修理电视机及电器设备时，会遇到各种元器件的损坏，MOS管也在其中，这就是我们的维修人员如何利用常用的万用表来判断MOS管的好坏、优劣。在更换MOS管是如果没有相同厂家及相同型号时，如何代换的问题。

1、MOS管的测试：
作为一般的电器电视机维修人员在测量晶体三极管或二极管时，一般是采用普通的万用表来判断三极管或者二极管的好坏，虽然对所判断的三极管或二极管的电气参数没法确认，但是只要方法正确对于确认晶体三极管的“好”与“坏”还是没有问题的。同样MOS管也可以应用万用表来判断其“好”与“坏”,从一般的维修来说，也可以满足需求了。

检测必须采用指针式万用表（数字表是不适宜测量半导体器件的）。对于功率型MOSFET开关管都属N沟道增强型，各生产厂的产品也几乎都采用相同的TO-220F封装形式（指用于开关电源中功率为50—200W的场效应开关管），其三个电极排列也一致，即将三只引脚向下，打印型号面向自巳，左侧引脚为栅极，右测引脚为源极，中间引脚为漏极如图5-1所示。

图5-1

1）万用表及相关的准备：
首先在测量前应该会使用万用表，特别是欧姆档的应用，要了解欧姆挡才会正确应用欧姆挡来测量晶体三极管及MOS管（现在很多的从事修理人员，不会使用万用表，特别是万用表的欧姆挡，这绝不是危言耸听，问问他？他知道欧姆挡的R×1 R×10 R×100 R×1K R×10K，在表笔短路时，流过表笔的电流分别有多大吗？这个电流就是流过被测元件的电流。他知道欧姆挡在表笔开路时表笔两端的电压有多大吗？这就是在测量时被测元件在测量时所承受的电压）关于正确使用万用表欧姆挡的问题，可以参阅可以参阅“您会用万用表的欧姆挡测量二极管、三极管吗？”“可以参阅本博客“您会用万用表的欧姆挡测量二极管、三极管吗？”一文，因篇幅问题这里不再赘述。

用万用表的欧姆挡的欧姆中心刻度不能太大，最好小于12Ω（500型表为12Ω），这样在R×1挡可以有较大的电流，对于PN结的正向特性判断比较准确。万用表R×10K挡内部的电池最好大于9V，这样在测量PN结反相漏电流时比较准确，否则漏电也测不出来。

图5-2

现在由于生产工艺的进步，出厂的筛选、检测都很严格，我们一般判断只要判断MOS管不漏电、不击穿短路、内部不断路、能放大就可以了，方法极为简单：
采用万用表的R×10K挡；R×10K挡内部的电池一般是9V加1.5V达到10.5V这个电压一般判断PN结点反相漏电是够了，万用表的红表笔是负电位（接内部电池的负极），万用表的黑表笔是正电位（接内部电池的正极），图5-2所示。

2）测试步骤
把红表笔接到MOS管的源极S；把黑表笔接到MOS管的漏极D，此时表针指示应该为无穷大，如图5-3所示。如果有欧姆指数，说明被测管有漏电现象，此管不能用。

图5-3

保持上述状态；此时用一只100K～200K电阻连接于栅极和漏极，如图5-4所示；这时表针指示欧姆数应该越小越好，一般能指示到0欧姆，这时是正电荷通过100K电阻对MOS管的栅极充电，产生栅极电场，由于电场产生导致导电沟道致使漏极和源极导通，所以万用表指针偏转，偏转的角度大（欧姆指数小）证明放电性能好。

图5-4

此时在图5-4的状态；再把连接的电阻移开，这时万用表的指针仍然应该是MOS管导通的指数不变，如图5-5所示。虽然电阻拿开，但是因为电阻对栅极所充的电荷并没有消失，栅极电场继续维持，内部导电沟道仍然保持，这就是绝缘栅型MOS管的特点。如果电阻拿开表针会慢慢的逐步的退回到高阻甚至退回到无穷大，要考虑该被测管栅极漏电。

  图5-5

这时用一根导线，连接被测管的栅极和源极，万用表的指针立即返回到无穷大，如图5-6所示。导线的连接使被测MOS管，栅极电荷释放，内部电场消失；导电沟道也消失，所以漏极和源极之间电阻又变成无穷大。

图5-6

2、MOS管的更换
在修理电视机及各种电器设备时，遇到元器件损坏应该采用相同型号的元件进行更换。但是，有时相同的元件手边没有，就要采用其他型号的进行代换，这样就要考虑到各方面的性能、参数、外形尺寸等，例如电视的里面的行输出管，只要考虑耐压、电流、功率一般是可以进行代换的（行输出管外观尺寸几乎相同），而且功率往往大一些更好。对于MOS管代换虽然也是这一原则，最好是原型号的最好，特别是不要追求功率要大一些，因为功率大；输入电容就大，换了后和激励电路就不匹配了，激励灌流电路的充电限流电阻的阻值的大小和MOS管的输入电容是有关系的，选用功率大的尽管容量大了，但输入电容也就大了，激励电路的配合就不好了，这反而会使MOS管的开、关性能变坏。所示代换不同型号的MOS管，要考虑到其输入电容这一参数。例如有一款42寸液晶电视的背光高压板损坏，经过检查是内部的大功率MOS管损坏，因为无原型号的代换，就选用了一个，电压、电流、功率均不小于原来的MOS管替换，结果是背光管出现连续的闪烁（启动困难），最后还是换上原来一样型号的才解决问题。

检测到MOS管损坏后，更换时其周边的灌流电路的元件也必须全部更换，因为该MOS管的损坏也可能是灌流电路元件的欠佳引起MOS管损坏。即便是MOS管本身原因损坏，在MOS管击穿的瞬间，灌流电路元件也受到伤害，也应该更换。就像我们有很多高明的维修师傅在修理A3开关电源时；只要发现开关管击穿，就也把前面的2SC3807激励管一起更换一样道理（尽管2SC3807管，用万用表测量是好的）。

另外 “工欲善其事必先利其器”准备一本MOS管手册、一块好的万用表（欧姆挡中心刻度12欧或更小）、一套好的工具是必须的。

四、了解 NPU

2024年上半年，PC市场迎来了难得的回暖。根据IDC的数据，包括台式机、笔记本电脑和工作站在内的设备，第二季度总出货量达到了6490万台，同比增长3%，增速为第一季度的两倍，实现回暖的其中一个关键因素就是AI PC的大热。

何为AI PC？英特尔CEO帕特 基辛格给出的答案是：能够玩转AI功能的PC，可通过云与PC的紧密协作，或在电脑端独立运行大语言模型，进而从根本上改变、重塑PC的用户体验，释放人们的生产力和创造力。

在当前AI PC浪潮下，NPU成为重要关键字，NPU与CPU、GPU有哪些不同？各科技大厂目前在NPU领域发展如何？

在挑选电脑时，一些消费者会比较各机种的CPU拥有多少个核心，对于电玩游戏较讲究的，则偏好搭载GPU的机型，以追求更精致的视觉效果、更流畅的操作体验。

随着今年迈入“AI PC元年”，各笔记本电脑厂相继推出自家的AI PC，而厂商在介绍产品效能时，不时会提到“NPU”一词。究竟NPU是什么，和CPU、GPU有哪些不同？各科技厂目前在NPU发展又是如何？

 都是处理器，到底差在哪？

用比喻来解释CPU、GPU、NPU的差别，可以想像CPU是能力高强的“博士生”，可解决复杂且多样的任务，但只能照顺序一次解决一个问题；GPU是一群“数学系大学生” ，擅长加减乘除，可以同时处理大量的运算工作（平行运算）；NPU则是专攻AI运算一技之长的“技职生”，遍布在AI PC、AI手机、智能穿戴等各种装置中。

以下针对CPU、GPU、NPU分别来介绍：

CPU 中央处理器（Central Processing Unit）

CPU被视为是电脑的“大脑”，负责执行作业系统、应用程序运作所需的命令与程序，也是决定程序执行速度的关键，不论是浏览网页或处理文书作业，都会受到CPU效能的影响。

英特尔（Intel）及AMD是生产CPU的领导厂商，根据市调机构Jon Peddie Research报告指出，2024年第一季内建显卡的PC CPU市场，英特尔维持领先地位拿下82%市占率，AMD则是18%。

GPU 图形处理器（Graphics Processing Unit）

自1990年代电玩游戏兴起，由于游戏画面同时要显示成千上万个像素，每个像素又都有自己的色彩、光线强度及移动变化，原为通用运算设计的CPU在运算上变得难以负荷。于是，专长于绘图运算的GPU应运而生。

在硬件架构上，GPU具有数百至数千个算数逻辑单元（Arithmetic Logic Unit，ALU），得以处理众多平行执行的数学运算，加快绘图渲染、影片编码解码等处理，也格外适合执行AI的深度学习演算法，GPU因而在AI浪潮下大放异彩。

NVIDIA是GPU领域的开创者及龙头，1999年发售的“GeForce 256”被誉为“世界上第一款GPU”。2007年，英伟达推出便于GPU加速运算的CUDA软件架构。据研调公司TechInsights分析，英伟达2023年的资料中心GPU出货量市占率高达98%，远超英特尔、AMD等对手。

NPU 神经网络处理器（Neural-network Processing Unit）

GPU扮演资料中心、AI服务器不可或缺的要角，不过边缘运算浪潮下日趋火红的NPU，则是专门为加速服务器的AI运算所打造。

NPU具有两大技术特点：第一个是模拟人类神经网络的运作方式，同样擅长平行运算处理，并适当地分配芯片内的“任务流”，减少闲置的运算资源。

第二个是经由“近存储器运算”（将处理器尽量靠近DRAM，以减少资料的传输延迟以及功率消耗）或“存内运算”（将简单的逻辑运算移至存储器阵列中），实现储存及运算的一体化，降低运算过程的能耗、加快存取速度，从而提升AI运算的执行速度和效率。

相较于CPU及GPU，低功耗、高效能的NPU格外适合处理AI推论任务，包括影像辨识、自然语言处理、物件侦测等应用。

近年，各大PC及手机芯片厂为提升AI运算能力，纷纷在芯片设计中纳入NPU。

 NPU是如何优化神经网络计算的？ 

硬件定制化

• 专用核心：NPU设计有专门为神经网络计算定制的核心，这些核心可以直接执行神经网络中的常见操作，如卷积、矩阵乘法和激活函数。
• 数据流架构：NPU采用数据流架构，允许数据在网络中流动而不需要CPU介入，减少了数据移动和处理的开销。

并行处理

• 多核并行：NPU通常具有多个核心，可以同时处理多个数据点或操作，显著提高了计算效率。
• 向量化和SIMD：NPU利用单指令多数据（SIMD）技术，可以在一个指令周期内处理多个数据，加速了向量和矩阵操作。

存储和带宽优化

• 高带宽内存：NPU使用高带宽内存来减少数据传输的延迟。
• 层次化存储：NPU采用层次化存储结构，包括片上缓存和外部存储，以优化数据访问速度。

精度调整

• 低精度计算：NPU使用低精度（如16位、8位甚至二值）计算，减少数据大小和存储需求，同时加快计算速度。
• 量化：通过量化技术，将浮点数转换为固定点数，减少计算复杂度和功耗。

算法优化

• 算法硬化：将神经网络算法的关键部分硬化到硬件中，减少软件层面的计算需求。
• 剪枝和稀疏性：利用神经网络中的稀疏性，通过剪枝移除不重要的连接，减少计算量。

能效优化

• 能效比：NPU设计注重能效比，减少能耗，特别适合移动和嵌入式设备。
• 动态电源管理：NPU可以根据计算需求动态调整电源，进一步降低能耗。

编程和软件支持

• 专用编译器：NPU通常配备有专用编译器，能够将高级神经网络模型转换为高效的硬件指令。
• 软件堆栈：提供易于使用的软件堆栈，支持多种神经网络框架和模型。

通过这些优化，NPU能够显著提高神经网络模型的运算速度和效率，降低能耗，尤其适合在资源受限的设备上运行复杂的深度学习算法。

 如何决定要使用CPU、GPU或NPU？ 

CPU、GPU、NPU各有所长，并且相辅相成，对于AI PC、AI手机芯片，通常藉由将三者整合为系统单芯片（SoC）的方式，提高能源效率及效能。

英特尔去年发表Core Ultra芯片（代号“Meteor Lake”）时，便直言“这是40年来PC处理器架构上最大的跃进”，因为这是该公司首次将NPU整合到系统单芯片设计中。NPU专门处理特定的AI工作负载，便可将CPU及GPU用于执行其他任务。

芯片大厂高通一篇针对NPU的专文介绍则提到，CPU适合用于低延迟、顺序性的小型模型运算，GPU擅长高精准度的图像处理平行运算，NPU则可透过低功耗达到稳定的高性能AI运算，持续运行LLM（大型语言模型）、LVM（大型视觉模型）等模型。

 主要PC、手机芯片厂NPU发展最新动态 

如果说NPU是AI的专用引擎，TOPS便是衡量这个引擎马力的单位，根据微软对“Copilot+PC”的规格要求，需符合NPU算力不少于40TOPS的规格，掀起了新一波PC处理器效能大战，这也将成为消费者选购AI PC的一大指标。

英特尔

英特尔即将在今年9月上市的Lunar Lake，NPU算力达到48 TOPS，相较前一代Meteor Lake处理器的11.5TOPS提升3倍。

AMD

AMD执行长苏姿丰在2024中国台湾国际电脑展上，展示第3代Ryzen AI处理器，NPU算力高达50 TOPS，在目前的NPU算力竞争暂居领先。根据AMD秀出的数据，其性能表现超越高通Snapdragon X Elite、英特尔Lunar Lake以及苹果的M4芯片。

高通

至于在Copilot+PC最早鸣枪起跑、推出首波产品的高通，Snapdragon X Elite的NPU算力则是45 TOPS。

高通资深副总裁暨营销长麦奎尔（Don McGuire）先前接受《数位时代》专访指出，即使竞争对手未来推出TOPS更强的NPU，高通仍有产品领先的优势，将会持续跟微软合作，提升定制化程度。

联发科

联发科于2023年底推出的天玑9300，其NPU效能已达到48 TOPS，而今年10月即将发布的新一代天玑9400，预期将会更进一步推升NPU算力。

苹果

苹果于今年5月的发布会中，出乎外界预料地将新一代M4芯片，首发于最新的iPad Pro，NPU算力为38 TOPS，尚未达微软Copilot+PC的40 TOPS门槛。

在MacBook笔记本电脑方面，业界预期，苹果将在2024年内将MacBook Pro更新到M4系列芯片，至于MacBook Air则因为刚升级至M3芯片不久，预计需留待明年春季才会更新。

五、合并BootLoader固件与APP固件的方法

嵌入式固件一般分为BootLoader和App，BootLoader用于启动校验、App升级、App版本回滚等功能，BootLoader在CPU上电第一阶段中运行，之后跳转至App地址执行应用程序。

因此，在发布固件的时候，会存在BootLoader固件和App固件；此时我们期望是将BootLoader固件和App固件合并成为一个固件，这样在量产时只需烧录一次即可。

传统方式

一些传统的方法都是“土办法”，没什么毛病，但比较繁琐。项目种类增加，或者版本发布频繁时更加体现出繁琐性，且易出错，操作稍微失误可能导致固件不完整；烧录不完整的固件，机子变“砖头”。

• 烧录两次，分别烧录BootLoader和App固件
• 烧录固件到芯片后，再从芯片读取固件，另存为hex文件
• 手动复制、合并固件
• BootLoader支持App固件传输功能的，只烧录BootLoader，后期再升级App

高效方式

我们目标是通过自动化脚本合并生成一个发布固件，提高效率和确保固件的完整性。

1 合并文件

Linux下的脚本我们用得很多，其实Windows的脚本也非常优秀，利用Windows的脚本可以快速实现增、删、查、改文件。常用Windows脚本命令如下。

• 合并两个文件：copy /b
• 重命名文件：ren <source_file> <dect_file>
• 删除文件：del

很显然，我们利用其合并命令，只需一条指令即可将BootLoader和App文件合并。

「例子：」

假设当前目录存在Boot.bin和App.bin文件，合并后文件命名为Firmware.bin。

copy /b .\Boot.bin + .\App.bin Firmware.bin

注：Windows的目录路径为反斜杠，与Linux不同。

2 bin转hex

我们知道，二进制（bin）文件是不存在地址信息的，cpu上电执行并不一定是从地址0开始执行代码，如STM32芯片起始执行地址为0x8000000。

因此不能通过串口工具烧录bin文件，只能通过J-link或者ST-link烧录，并且在烧录前指定存储起始地址。因此，将bin文件转换为hex文件是有必要的。

「bin转hex方式：」

• 使用jflash工具，把合并后的bin文件，使用jflash打开，另存为hex格式文件
• 将bin文件烧录置芯片，读取出来，另存为hex文件
• 自己动手写一个bin转hex工具
• 借助第三方bin转hex工具

前两者太繁琐，效率低下；第三个比较灵活，但需要花点时间；如果使用优秀的现成工具是最快捷的办法。推荐使用“srec_cat.exe”工具，可以结合Windows脚本一起使用。

3.2.1 srec_cat工具

srec_cat一个功能非常强大的文件合并、转换工具，支持功能众多，包括：

• 文件合并
• 文件分割
• bin转hex
• hex转bin
• 数据填充
• CRC校验

此外，还存在srec的系列工具，文件比较工具 srec_cmp.exe和文件信息查看工具 srec_info.exe，可以从文章后面官方网站下载使用。

「文件合并」

命令格式：

srec_cat.exe <源文件0> <文件类型> <源文件1> <文件类型> <目标文件> <文件类型>

例子：

srec_cat.exe source0.bin -Binary source1.bin -Binary -o merge.bin -Binary
srec_cat.exe source0.hex -Intel source1.hex -Intel -o merge.hex -Intel

如果BootLoader和App生产的文件为hex格式，可以直接使用该命令合并为一个hex文件，注意地址的连续性。

「bin转hex」

命令格式：srec_cat.exe <bin源文件> <-Binary> <-offset> <偏移地址> <-Output> <hex目标文件> <-Intel>

例子：

将Boot.bin和App.bin合并的Firmware.bin转换为hex格式文件。

srec_cat.exe Firmware.bin -Binary -offset 0x8000000 -o Firmware.hex -Intel

0x8000000，是STM32的起始执行地址。

更多的srec应用和工具下载详见官方网站：

http://srecord.sourceforge.net/download.html

3 完整示例

第一步，在需要生成固件目录新建一个txt文件。

第二步，键入如下内容(Boot固件和App固件可以指定目录)。

copy /b .\Boot.bin + .\App.bin Firmware.bin
srec_cat.exe Firmware.bin -Binary -offset 0x8000000 -o Firmware.hex -Intel
del Firmware.bin

第三步，重命名txt文件为".bat"后缀文件，即是Windows可执行脚本的文件类型。

第四步，双击运行脚本，即可生成目标文件。

出现任何目标文件生成失败的情况，检查相关源文件是否存在，路径是否正确。

4 举一反三

以此类比，存在多个App文件的情况，可以通过该方式分别进行合并出一个固件。另外，实际项目中，经常会使用内部flash空闲扇区保存一些设备参数信息，如校准系数、设备地址、序列号等信息。

我们可以将参数信息保存为一个bin文件，通过该方式和固件合并，这样量产时将参数和固件一并写入，提高生产效率！

六、RTOS正在缩小与Linux的差距

RTOS与Linux的物联网设备操作系统之争已经持续了很多年。Linux以其强大的计算能力和丰富的软件生态，在需要复杂处理和软件支持的物联网设备上占据一席之地；RTOS凭借实时响应和资源节约的特性，在对实时性和资源占用有严格要求的场景中独领风骚。

如果时间倒回五年前，那时候IoT彻底火了，但大型科技公司在面对RTOS和Linux的抉择中，对RTOS不感兴趣，更加青睐Linux，并把它推成主流。不过，在最近一段时间，风评反转了，实时操作系统 （RTOS）在嵌入式IoT领域开始重新复兴。

在开源计划、大型科技公司支持、对低延迟和资源受限应用程序不断增长的需求的推动下，RTOS 正在迅速缩小与Linux的差距。很多开发人员发现，在选择操作系统时，规模并非越大越好，随着更多传感器在时间关键型的应用程序中上线，越来越多人发现RTOS有着改变边缘世界的力量。

 嵌入式的新变革 

全面而精简，是RTOS被人注视的最大原因，毕竟谁又不喜欢“小而美”。并且，这几年，随着RTOS在保持实时响应性的同时，其在可用性、安全性和可扩展性等方面也取得进展。

目前，有将近三分之二的嵌入式系统都在使用RTOS，而RTOS迄今已经拥有了100多种不同的商业和开源产品，比如VxWorks、PX5、EmbOS、SafeRTOS等商业RTOS，再比如Eclipse ThreadX、RT-Thread、mbed OS、UCOS-II、NuttX、eCos、Zephyr等开源RTOS。

对于未来几年的市场，很多业内人士都很乐观吗，并表示RTOS在未来三年内每年或可增长10%。之所以能够有这种市场表现的原因在于大厂不断布局RTOS，帮助提升了RTOS开发环境，提供了增强的综合工具、强大的社区支持等，持续促进市场增长。

首先，是微软。2019年4月18日，ThreadX这一有名的RTOS被微软看中，其所有者Express Logic 被整体收购。从那时起，它的名字也被改为Azure RTOS。去年11月，微软宣布将Azure RTOS托管至Eclipse基金会，更名为Eclipse ThreadX，并过渡到开源模式。

其次，是亚马逊。2017年 FreeRTOS由亚马逊收购，并成为亚马逊Web Services（AWS）的一部分，进一步推动了其在物联网（IoT）领域的应用。同时，亚马逊宣布在FreeRTOS_V10内核基础上建立MIT licensed的Amazon FreeRTOS操作系统”。

最后，是MCU厂商。比如，乐鑫将FreeRTOS作为组件集成到ESP-IDF中，因为原生FreeRTOS是单核RTOS，而ESP32是双核的，因此乐鑫为了支持多核，将FreeRTOS 内核移植到ESP芯片的所有可用架构中；Linux基金会的Zephyr RTOS在Intel、NXP 和 Nordic等厂商的努力下，正在逐渐发展壮大，成为行业新主流；为嵌入式系统设计的lwIP（轻型IP）这样的RTOS IP堆栈正变得越来越强大；MbedTLS这样的加密库现在可以与OpenSSL的功能相媲美，OpenSSL长期以来一直是Linux系统的领导者。

 RTOS和Linux的异同 

RTOS和Linux都属于嵌入式领域，二者的根本区别在于它们的设计理念。

RTOS追求的是轻量级和极致的实时性（Real-time），通常是专为实时应用程序构建的，优先考虑任务执行的确定性和可预测性，使其在医疗、核能或航空航天等关键任务行业中得到广泛应用。同时，轻量化的设计，使得其在资源受限的嵌入式系统中非常受欢。

所谓实时性指的是操作系统（OS）在有限的响应时间内提供所需服务级别的能力。在实时系统中，计算的正确性不仅取决于结果的逻辑正确性，还取决于它产生结果的时间。

与通用操作系统不同，RTOS侧重于确定性响应时间和对任务调度的精确控制。相比来说，RTOS擅长管理任务优先级，允许关键任务优先于对时间不太敏感的流程，在系统必须保证运营在特定时间范围内时，这种优先级至关重要。企业通常在任务关键型场景中使用RTOS，此外，它同样适用于无法容忍任何形式系统故障的关键系统应用程序中。

Linux则更为通用，支持多用户和多任务处理，并提供了丰富的网络功能和设备独立性，也针对性地推出了实时Linux。不过，毕竟Linux需要处理大量系统调度和其它任务，实时性相对会差一些。

实时Linux的核心概念是“抢占”，也就是中断当前执行线程，立即处理优先级较高的事件。在没有内核抢占的情况下，在Linux中无法实现确定性响应时间。

RTOS和实时Linux之间的选择取决于系统特定延迟要求，以及对开销和资源效率的需求。虽然实时Linux为许多场景提供了强大的解决方案，但在某些关键的嵌入式系统中，专用 RTOS可能仍然更可取。如果项目需要在实时需求和运行各种应用程序的灵活性之间取得平衡，那么实时Linux将提供更通用的解决方案。

 RTOS和Linux未来依然会共生 

RTOS此时此刻的优势是明显的。对于构建时间敏感型应用程序的开发人员来说，RTOS的低延迟和可预测的实时任务执行比通用操作系统具有明显优势。此外，随着复杂软件堆栈中的安全漏洞不断浮出水面，RTOS的精简架构减少了攻击面。由于应用程序直接编译到操作系统中，因此与动态加载的程序相比，代码注入的可能性大大降低。

更重要的是，开发人员不再需要为了性能和安全性而牺牲可用性。从云到加密，RTOS解决方案正在迅速成熟，使开发人员能够构建安全、响应迅速且可扩展的嵌入式系统。

不过，要说RTOS彻底取代Linux，那也是完全不可能的。

毕竟，实时不会带来优化的性能，而且Linux在复杂的高端嵌入式系统中无法被取代。

RTOS通常是专业且资源密集型的，与通用操作系统相比，功能有限。在需要超出实时约束的不同应用程序的场景中，这可能是一个缺点。而且，现在实时Linux开始集成一些补丁（比如Ubuntu的PREEMPT_RT补丁），能够有效地为大多数实际的低延迟、低抖动工作负载提供服务，同时实现均衡的解决方案，从而减少开销并保持响应能力，最终减少维护成本，并使用有限的资源最大限度地提高。

总之，正是因为RTOS和Linux非常互补，开发人员才有了更多选择，能够自由地选择用什么系统，对开发者来说才是一次真正的胜利。

参考文献

[1] https://www.embedded.com/the-rtos-renaissance-closing-the-os-gap-with-linux-in-iot

[2] https://www.embedded.com/will-zephyr-become-the-dominant-rtos

[3] https://developer.aliyun.com/article/1528219

[4] https://ubuntu.com/blog/real-time-linux-vs-rtos

[5] https://ubuntu.com/blog/real-time-linux-vs-rtos-2