verilog中的for循环，是一个头疼问题，传统的generate for循环，一定是可综合的，但是不够灵活，有些场景下实现不了想要的一些功能（尤其是参数化时候），此帖记录一下个人经验。1，generate 用法（for，if，case）贴一个链接，讲的很详细。补充一点就是，generate for循环体内，需要用assign或always（理解为一个新的verilog code，那自然按照ve
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