同样基于Wallace树乘法器，我们来构造向量乘法器。
在一些矩阵运算中经常用到向量的相乘运算，本例以4维向量为例子介绍向量乘法器的verilog HDL设计。
设向量a = (a1, a2, a3, a4), b = (b1, b2, b3, b4)。
则a 与 b的点乘为：a * b = a1 b1 + a2 b2 + a3 b3 + a4 b4,
即向量对应位置的值相乘，再相加。
原理十分简单，下面给出verilog HDL设计代码：
//向量乘法器的设计
module vector(a1, a2, a3, a4, b1, b2, b3, b4, out);
input [3:0] a1, a2, a3, a4;
input [3:0] b1, b2, b3, b4;
output [9:0] out; //a1b1+a2b2+a3b3+a4b4为10位
wire [7:0] out1, out2, out3, out4;//乘积项a1b1为8位,a2b2,a3b3,a4b4同理为8位
wire [8:0] out5, out6 ;//同理a3b3+a4b4为9位，a1b1+a2b2为9位
wire [9:0] out; //a1b1+a2b2+a3b3+a4b4为10位
//wallace树乘法器例化部分,得到乘积项
wallace m1(.x(a1), .y(b1), .out(out1)); //out1 == a1b1
wallace m2(.x(a2), .y(b2), .out(out2)); //out2 == a2b2
wallace m3(.x(a3), .y(b3), .out(out3)); //out3 == a3b3
wallace m4(.x(a4), .y(b4), .out(out4)); //out4 == a4b4
assign out5 = out1 + out2; //a1b1+a2b2
assign out6 = out3 + out4; //a3b3+a4b4
assign out = out5 + out6; //a1b1+a2b2+a3b3+a4b4
endmodule
//wallace树乘法器模块
module wallace(x,y,out);
parameter size = 4; //定义参数，乘法器的位数
input [size - 1 : 0] x,y; //输入y是乘数，x是被乘数
output [2*size - 1 : 0] out;
wire [size*size - 1 : 0] a; //a为部分积
wire [1 : 0] b0, b1; //第一级的输出，包含进位
wire [1 : 0] c0, c1, c2, c3; //第二级的输出，包含进位
wire [5 : 0] add_a, add_b; //第三极的输入
wire [6 : 0] add_out; //第三极的输出
wire [2*size - 1 : 0] out; //乘法器的输出（组合逻辑）
assign a = {x[3],x[2],x[3],x[1],x[2],x[3],x[0],x[1],
x[2],x[3],x[0],x[1],x[2],x[0],x[1],x[0]}
&{y[3],y[3],y[2],y[3],y[2],y[1],y[3],y[2]
,y[1],y[0],y[2],y[1],y[0],y[1],y[0],y[0]}; //部分积
hadd U1(.x(a[8]), .y(a[9]), .out(b0)); //2输入半加器（第一级）
hadd U2(.x(a[11]), .y(a[12]), .out(b1));//第一级
hadd U3(.x(a[4]), .y(a[5]), .out(c0)); //第二级
fadd U4(.x(a[6]), .y(a[7]), .z(b0[0]), .out(c1)); //3输入全加器（第二级）
fadd U5(.x(b1[0]), .y(a[10]), .z(b0[1]), .out(c2));
fadd U6(.x(a[13]), .y(a[14]), .z(b1[1]), .out(c3));
assign add_a = {c3[1],c2[1],c1[1],c0[1],c0[0],a[2]}; //加法器（第三极）
assign add_b = {a[15],c3[0],c2[0],c1[0],a[3],a[1]};
assign add_out = add_a + add_b;
assign out = {add_out,a[0]};
endmodule
//全加器模块
module fadd(x, y, z, out);
input x, y, z;
output [1 : 0] out;
assign out = x + y + z;
endmodule
//半加器模块
module hadd(x, y, out);
input x, y;
output [1 : 0] out;
assign out = x + y;
endmodule 其测试文件verilog HDL代码如下：
//向量乘法器测试文件
`timescale 1ns/1ps
module vector_tb;
reg [3:0] a1, a2, a3, a4;
reg [3:0] b1, b2, b3, b4;
wire [9:0] out;
initial
begin
a1 = 2'b10; a2 = 2'b10; a3 = 2'b10; a4 = 2'b10;
b1 = 2'b10; b2 = 2'b10; b3 = 2'b10; b4 = 2'b10;
end
vector U1(.a1(a1), .a2(a2), .a3(a3), .a4(a4), .b1(b1),
.b2(b2), .b3(b3), .b4(b4), .out(out));
endmodule 在modelsim中仿真波形如下：
想深入了解Wallace乘法器，可以到我的其他博客里查看专题。
