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Verilog十大基本功4 (FPGA四大设计要点)

往往每个core只有一个。

fpga开发

赋值

单进程

组合逻辑

转载 2023-07-13 17:31:27 95 阅读

片上总线协议学习(1)——SiFive的TileLink与ARM系列总线的概述与对比

片上总线协议学习(1)—核

学习

arm

嵌入式硬件

缓存

数据

转载 2023-07-13 17:13:18 1409 阅读

Verilog模块与端口

模块内部有可选的 5 部分组成，分别是变量声明，数据流语句，行为级语句，低层模块例化及任务和函数，如下图表示。input、in行。

fpga开发

Verilog

数据类型

原语

转载 2023-05-22 16:57:57 769 阅读

Verilog 循环语句

repeat 的功能是执行固定次数的循环，它不能像 while 循环那样用一个逻辑表达式来确定循环是否继续执行。如果循环次数是变量信

fpga开发

赋值

sed

循环语句

转载 2023-05-22 16:37:34 913 阅读

Verilog 语句块(一)

而并行块，ai_paral 与 bi_paral 的赋值是同时执行的，所以均在 5ns 时被赋值。如图所示，顺序块

fpga开发

赋值

非阻塞

Verilog

转载 2023-05-22 15:56:18 80 阅读

数字IC设计——数组、存储器（Memory）的定义及Verilog语言实现（二）(存储器的读、取、及初始化赋值)

Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存定义为一

fpga开发

数组

寄存器

初始化

转载 2023-05-22 15:55:23 3816 阅读

Verilog | 存储单元读写设计

在Verilog当中存储器的定义本质定义一个2维数组。//good_mem是256个8位的寄存器构成的阵列,实。其它没有区别。

fpga开发

Verilog

寄存器

数据

转载 2023-05-22 15:54:00 663 阅读

Verilog中仿真事件中的不同延时方法

Verilog中仿真事件中的不同延时方法电路的延时在实际电路中存在两种延迟，惯性延迟 (Inert

fpga开发

赋值

非阻塞

连续赋值

转载 2023-05-22 15:50:15 1330 阅读

Quartus-II 13.1 详细安装、注册、配置步骤

是 FPGA 设计开发软件，也就是集成复杂的门电路的设计软件。本文对 quartus 进行安装、注册、配置。

fpga开发

驱动程序

参考资料

下载安装

转载 2023-05-22 15:49:19 4910 阅读 1收藏

Verilog十大基本功6 (关于Verilog的可综合性)关于Verilog的可综合性

（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，intege

fpga开发

赋值

非阻塞

建模

转载 2023-05-22 15:45:12 474 阅读

Verilog十大基本功8 (flipflop和latch以及register的区别)

比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间，就是数据在时钟的下降沿之前需要的时

fpga开发

触发器

寄存器

数据

转载 2023-05-22 15:44:50 803 阅读

Verilog十大基本功3（testbench的设计 iout类型端口信号处理）

总体感觉， testbench 是个很难的事情，这里讨论的只是一些最基本的东西。如果是在 ModelSim 中作为单独的模块仿真，那么在模块输出的时候，不能使用

信号处理

fpga开发

数据

Verilog

三态门

转载 2023-05-22 15:43:20 569 阅读

Verilog十大基本功1（流水线设计Pipeline Design）

3）片内 sram 的读操作，因为 sram 的读操作本身就是两极流水线，除非下一步操作依赖读结果，否则使用流水线是自。来获得水线，主要是一种硬件设计的算法，如第一条中表述的流水线设计就是将组合逻辑系统地分割，并在各。使用流水线一般是时序比较紧张，对电路工作频率较高的时候。

fpga开发

芯片

ci

时钟周期

数据

转载 2023-05-22 15:42:34 543 阅读

Running a RISC-V Processor on the Arty A7

【代码】Running a RISC-V Processor on the Arty A7。

risc-v

fpga开发

git

sed

Verilog

转载 2023-05-22 15:37:45 74 阅读

到底什么是Cortex、ARMv8、arm架构、ARM指令集、soc？一文帮你梳理基础概念【科普】

只能对我的文章进行转发，不能更改，不能添油加醋，便是使用层级授权。

架构

arm开发

指令集

IP

v8

转载 2023-02-06 13:46:45 306 阅读

chipyard 实战

link 本文是简要性的导览chipyard官方手册内容，以及安装开发环境需要注意的的一些地方，最后运行几个简单的官方Demo，希望能对RISC-V有兴趣的小伙伴有所启发帮助，官方网址为https://chipyard.readthedocs.io/en/latest/ 注：文内大部分代码均复制粘贴整理自官

fpga开发

芯片

risc-v

嵌入式硬件

git

转载 2023-01-25 21:10:04 717 阅读

ARM-CPU工作原理，基于ARM的SOC讲解

目前，ARM体系架构共定义了8个版本，从版本1到版本8,ARM体系的指令集功能不

arm开发

数据

指令集

寄存器

转载 2023-01-16 10:57:15 217 阅读

编译u-boot 报错 openssl/evp.h: No such file or directory

系统软硬件协同设计实战指南第2版》一书的第13章节编译U-boot时会遇到2个错误。原因很简单，就从一开始的错误提示着手： fat

ubuntu

linux

运维

错误提示

嵌入式系统

转载 2023-01-16 10:41:37 586 阅读

Vivado常见问题之实验箱连接出错 [Labtoolstcl 44-494] There is no active target available for server at localhost.

后来自己摸索了一下，发现竟然神奇般的解决了，而且屡试不爽。首先说一下我的实验环境，Win10系统，Vivado2018.3

fpga开发

错误提示

龙芯

解决方案

转载 2023-01-16 10:40:59 1310 阅读

FPGA驱动eMMC系列(一)-------简介

由于项目需要使用到eMMC存储器，所以特地的去学习了一下。在网上也找了许多资料，但大多是介绍性的，以及对文档的翻译，没能很好的讲解如何从零编写Verilog代码来控制eMMC。看了很多文章，但大多大同小异，还是无从下手。故在这里分享我的学习例程，教大家如何编写eMMC驱动，以使用为主，至于一些理论和不相关就不作

fpga开发

数据

Data

写数据

转载 2023-01-16 10:40:47 740 阅读 1评论

ZYNQ中PS、PL的含义

(Snoop Control Unit)，用来保持双核之间的数据Cache的一致性，两个ARM-Cortex A9，如果一个写存储时只写进缓存，没写进主存，如果第二个A9读操作，涉及到第一个写脏了的数据段， SCU要保证第二个A9的缓存里是最新的数据。系统级看门狗定时器，这个看门狗的时钟和复位信号，都可以来自于芯片外部，这样，即使系统有严重故障，比如时钟频率

单片机

stm32

fpga开发

引脚

看门狗

转载 2023-01-16 10:39:45 217 阅读

Verilog十大基本功0（阻塞赋值与非阻塞赋值）

阻塞与非阻塞赋值是 Verilog 语言中最基本的部分，也是让大部分 Verilog 新手最困惑的地方。关于阻塞与非阻塞的著作文章可谓汗牛充栋，这些文章对阻塞与非阻塞赋值的原理进行了非常详细的讲解，但新手读了之后依然有种似懂非懂的感觉，编码过程中一如既往的犯错。所以，本文的目的立足于提供一种实用化的解决方案，用最简单的语言和形象的类比让新手能够一目了然的明白正确

fpga开发

赋值

非阻塞

组合逻辑

转载 2023-01-16 10:39:10 154 阅读

ZYNQ-AXI_GP接口和AXI_HP接口的异同

对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）；GP接口直接连接到的是中央互联区（centra

芯片

fpga开发

数据路径

框图

移位器

转载 2023-01-16 10:38:52 772 阅读

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