luoganttcc的博客_芯片

半导体初创企业中的RISC-V

是典型的冯诺依曼系统。

arm开发

初创企业

服务器

安卓系统

原创 2023-07-13 17:32:38 311 阅读

Verilog十大基本功4 (FPGA四大设计要点)

往往每个core只有一个。

fpga开发

赋值

单进程

组合逻辑

转载 2023-07-13 17:31:27 94 阅读

安装modelsim

modelsim下载链接一百度网盘

modelsim

环境变量

百度网盘

变量名

原创 2023-07-13 17:13:23 116 阅读

片上总线协议学习(1)——SiFive的TileLink与ARM系列总线的概述与对比

片上总线协议学习(1)—核

学习

arm

嵌入式硬件

缓存

数据

转载 2023-07-13 17:13:18 1403 阅读

用fpda 写一个risc-v

https://riscv.org/ann

c++

程序人生

操作系统

html

github

原创 2023-07-13 16:54:10 59 阅读

用面包板做一个cpu

从头开始构建RISC-V CPU

risc-v

原创 2023-07-13 16:53:57 72 阅读

Quartus II 13.1c (64-bit)与仿真器的安装与破解

link破解包下载

risc-v

解包

原创 2023-07-13 16:53:12 1013 阅读

logsim 专栏

logsim

risc-v

原创 2023-07-13 16:53:07 62 阅读

如何安装cadence 软件

推荐一个安装cadence 的神器

芯片

安装包

安装教程

原创 2023-07-13 16:52:53 445 阅读

Chisel教程汇总

第零章序 Chisel教程汇总

芯片

原创 2023-07-13 16:52:48 106 阅读

mit 开源项目

麻省理工学院 PDOS麻省理工学院 Cub.com/mit-pdos/xv6-riscv

fpga开发

risc-v

芯片

github

原创 2023-07-13 16:52:11 115 阅读

优秀的 Verilog/FPGA开源项目介绍（二十）- 张量处理单元（TPU）

张量处理单元( Tensor Processing Unit, TPU ) 是谷歌专门为神经网络机器学习开发的人工智能加速器专用集成电路(ASIC) ，特别是使

fpga开发

开源

github

处理单元

数据

原创 2023-05-22 16:59:47 532 阅读

Verilog模块与端口

模块内部有可选的 5 部分组成，分别是变量声明，数据流语句，行为级语句，低层模块例化及任务和函数，如下图表示。input、in行。

fpga开发

Verilog

数据类型

原语

转载 2023-05-22 16:57:57 769 阅读

4.1.3 vivado中AXI写DDR说明

下面为几个常用的 AXI 接口 IP 的功能介绍：AXI-DMA：实现从 PS 内存到 PL 高速传输高速通道 AXI-HPAXI-Stream 的转换。AXI-FIF

fpga开发

数据

IP

#include

原创 2023-05-22 16:56:45 2628 阅读

[嵌入式er笔记]大端小端详解(含代码及详细注释)

link之前文章《浅谈ARM ABI，Android ABI 》中有提到计划专门一篇文章讲下大小端，今天兑现一下。1>"大端" "小端"的来源关于大端小端名词的由来，网传有一个有趣的故事，可以追溯到1726年的Jonathan Swift的《格列佛游记》，其中一篇讲到有两个国家因为吃鸡蛋究竟是先打破较大的一端还是先打

c++

十六进制

小端模式

数据

原创 2023-05-22 16:42:24 131 阅读

Verilog 循环语句

repeat 的功能是执行固定次数的循环，它不能像 while 循环那样用一个逻辑表达式来确定循环是否继续执行。如果循环次数是变量信

fpga开发

赋值

sed

循环语句

转载 2023-05-22 16:37:34 911 阅读

张志如教授的课程 High-Level Digital Design Automation

2003年，有位少年跟着一位导师踏上了读博的征程。少年满怀壮志，他导师则高瞻远瞩，博士

fpga开发

自动编译

原创 2023-05-22 16:12:00 109 阅读

HLS：硬件开发软件化

HLS：硬件开发软件化RESUMMER人各有志，行渐行远11 人赞同了该文章一、前言记得很久以

fpga开发

Verilog

VHDL

神经网络

原创 2023-05-22 16:11:44 282 阅读

Advanced Digital Circuits and Systems (伯克利高等数字电路系统)

课程链接今天看完了伯克利的高等数字电路系统的ppt,国外的课程注重知行合一课程实践代码ppt链

fpga开发

芯片

risc-v

数字电路

原创 2023-05-22 16:10:49 71 阅读

How to write a testbench in Verilog?

Verifying complex digital systems after implementing the hardware is not a wise choice. It is ineffectivbefore finalizing it. Luckily, in the case of F...

fpga开发

芯片

risc-v

Verilog

sed

原创 2023-05-22 16:10:21 86 阅读

verilog 内置语句

门（drive_strength）#（2delays）instance_name[range]（list_of_ports）；门或开关声明以确后一个端口是输入端口。

fpga开发

实例化

3d

原语

原创 2023-05-22 15:58:03 165 阅读

Verilog 语句块(2) 嵌套块

并行块语句块内是并行执行，所以信号 ai_paral2 和信号 bi_paral2 分别在 10ns, 15ns 时被赋

fpga开发

嵌套

赋值

执行时间

原创 2023-05-22 15:57:50 244 阅读

Verilog 条件语句

事例中 if 条件每次执行的语句只有一条，没有使用 begin 与 end 关键字。但如果是 if-if-els

fpga开发

芯片

条件语句

选择器

条件判断

原创 2023-05-22 15:57:31 609 阅读

Verilog 语句块(一)

而并行块，ai_paral 与 bi_paral 的赋值是同时执行的，所以均在 5ns 时被赋值。如图所示，顺序块

fpga开发

赋值

非阻塞

Verilog

转载 2023-05-22 15:56:18 80 阅读

数字IC设计——数组、存储器（Memory）的定义及Verilog语言实现（二）(存储器的读、取、及初始化赋值)

Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存定义为一

fpga开发

数组

寄存器

初始化

转载 2023-05-22 15:55:23 3813 阅读

Verilog | 存储单元读写设计

在Verilog当中存储器的定义本质定义一个2维数组。//good_mem是256个8位的寄存器构成的阵列,实。其它没有区别。

fpga开发

Verilog

寄存器

数据

转载 2023-05-22 15:54:00 661 阅读

Verilog中仿真事件中的不同延时方法

Verilog中仿真事件中的不同延时方法电路的延时在实际电路中存在两种延迟，惯性延迟 (Inert

fpga开发

赋值

非阻塞

连续赋值

转载 2023-05-22 15:50:15 1324 阅读

verilog 教程

基础教程高级教程

fpga开发

数字电路

原创 2023-05-22 15:49:47 257 阅读

Quartus-II 13.1 详细安装、注册、配置步骤

是 FPGA 设计开发软件，也就是集成复杂的门电路的设计软件。本文对 quartus 进行安装、注册、配置。

fpga开发

驱动程序

参考资料

下载安装

转载 2023-05-22 15:49:19 4909 阅读 1收藏

一篇文章讲清楚芯片设计全流程及相关岗位划分

IC是Integrated Circuit的缩写，即集成电路，是我们所说的芯片，IC设计就是芯片设计。这里就需要科普一个概念：一颗芯

芯片

前端设计

封装

Verilog

原创 2023-05-22 15:46:06 138 阅读

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