luoganttcc的博客_数字电路

FPGA设计-时序约束（上篇，理论篇）

以及自动校正算法的实现STA（Static

fpga开发

数据

建立时间

寄存器

转载 2023-07-13 17:31:13 89 阅读

Verilator+systemc仿真环境搭建

装与环境配置。

git

github

ubuntu

bash

官网

转载 2023-07-13 17:28:39 328 阅读

Linux下利用iverilog进行功能仿真，利用gtkwave查看仿真输出波形

06&biz

芯片

fpga开发

.net

原创 2023-07-13 16:52:15 50 阅读

Verilog 多路分支语句

但是 case 语句中的 x 或 z 的比较逻辑是不可综合的，所以一般不建议在 case 语句中使用 x 或句。casex、 casez 语句是 case 语句的变形，用来表示条件选项中的无关项。

fpga开发

选择器

源码下载

多路

原创 2023-05-22 16:05:58 115 阅读

Verilog中三态门（高阻态）的理解与例子

高阻态是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如

单片机

fpga开发

嵌入式硬件

Verilog

数字电路

转载 2023-05-22 15:58:17 2018 阅读

verilog 实现单口 ram ，我确定你看完后会彻底理解 ram

【代码】verilog 实现单口 ram ，我确定你看完后会彻底理解 ram。

fpga开发

数字电路

数据

缓存

sed

原创 2023-05-22 15:52:33 396 阅读

FPGA基础知识极简教程（8）详解三态缓冲器

下面用举例子的方式引出三态门，内容过长，大家可直接跳过，进入正文！三态门在FPGA

fpga开发

数字电路

缓冲器

Verilog

sed

转载 2023-05-22 15:52:11 215 阅读

verilog状态机一段式状态机（代码可以运行）

硬件设计很讲究并行设计思想，虽然用描述的电路大都是并行实现的，但是对于实际的工程应用，

fpga开发

数字电路

状态机

Verilog

系统设计

原创 2023-05-22 15:50:59 173 阅读

verilog状态机二段式状态机（代码可以运行）

硬件设计很讲究并行设计思想，虽然用描述的电路大都是并行实现的，但是对于实际的工程应

fpga开发

数字电路

状态机

Verilog

系统设计

原创 2023-05-22 15:50:46 338 阅读

verilog状态机三段式状态机（代码可以运行）

硬件设计很讲究并行设计思想，虽然用描述的电路大都是并行实现的，但是对于实际的工

fpga开发

状态机

Verilog

sed

原创 2023-05-22 15:50:31 1113 阅读

微电子专业课程安排

示例一：电路分析基础（48）、信号与系统（48）、半导体物理（64）、模拟电子技术（48）、

芯片

电路分析

数字电子技术

模拟电子技术

原创 2023-05-22 15:34:03 153 阅读

「硅仙人」吉姆 · 凯勒

芯片业界传奇人物的「凡尔赛」方式也是与众不同的。机器之心报道，编辑：泽南、张倩。从英

芯片

指令集

摩尔定律

浮点

原创 2023-05-22 15:33:57 600 阅读

David Patterson: A New Golden Age for Computer Architecture

计算机原理

f5

ide

原创 2023-05-22 15:22:52 73 阅读

39 | MESI协议：如何让多核CPU的高速缓存保持一致？

缓存

iphone

ios

计算机原理

数据

原创 2023-05-22 15:22:42 116 阅读

Verilog中的FIFO设计-同步FIFO篇

FIFO可根据读写时钟是否为同一时钟域可分为同步FIF

fpga开发

数据

sed

读取数据

转载 2023-01-30 09:57:04 317 阅读

riscv-gnu-toolchain工具链下载安装（unbuntu）

上述编译会默认生成riscv64-unknown-linux-gnu-gcc版本的交

gnu

git

github

交叉编译器

linux

转载 2023-01-30 09:55:08 3194 阅读 2点赞

SHA3 RoCC 加速器

SHA3 加速器是 SHA3 散列算法的基本 RoCC 加速器。我们喜欢在 Chipyard 教程内容中使用 SHA3，因为它是一个独立的、将自定义加速器集成到 Chipyard 中的简单示例。3.9.1。介绍安全散列算法代表一类散列函数，它提供四个属性：散列计算容易、无法从散列生成消息（单向属性

fpga开发

芯片

risc-v

github

散列函数

原创 2023-01-25 21:08:43 148 阅读

离散数学下载

离散数学

原创 2023-01-25 21:04:53 238 阅读

为什么在内存中为什么 0xffff 是 -1

文章目录前言数在内存中是如何表示的？-1 的二进制编码前言数在内存中是如何表示的？在计算机中数值是以二进制补码形式存在的。正数的补码不变负数

risc-v

计算机原理

补码

反码

16进制

原创 2023-01-16 11:03:04 434 阅读

拥有尖端逻辑工厂的半导体制造商数量

芯片

原创 2023-01-16 11:00:24 84 阅读

一张知识图，计算机组成原理要这么学

了解了现代计算机的基本硬件组成和背后最基本的冯·诺依曼体系结构，我们就可以正式进入计算机组成原理的学习了。在学习一个一个零

计算机原理

组成原理

计算机组成

体系结构

原创 2023-01-16 10:53:01 192 阅读

计算机算术模拟器

http://www.ecs.umass.edu/ece/koren/arith/simulator/Exp/link

计算机原理

原创 2023-01-16 10:52:29 44 阅读

阻塞赋值非阻塞赋值

如下所示，2 个 always 块中语句并行执行，赋值操作右端操作数使用的是上一个时钟周期的旧值，此时 a

芯片

fpga开发

赋值

非阻塞

sed

原创 2023-01-16 10:37:21 323 阅读

Verilog 时延

在上述例子中，A 或 B 任意一个变量发生变化，那么在 Z 得到新的值之前，会有 10 个时间单位的时延。如果在这 10 个时间单位

fpga开发

连续赋值

赋值

建模

转载 2023-01-16 10:35:46 216 阅读

谷歌开源芯片

link

数字电路

原创 2023-01-16 10:35:04 137 阅读

verlog 按键 led

fpga开发

sed

系统时钟

显示模式

原创 2023-01-16 10:34:57 40 阅读

FPGA时钟资源介绍-CMT-MMCM-PLL

CMT是非常重要的时钟资源，如果时钟信号像血液的话，CMT就像是循环系统，MRCC和SRCC将外部时钟引入，但是需要经过处理才能被其他部件所使用。时钟信号在运行过程中，还会发生各种负面的变化，例如jitter(抖动)时钟频率发生变化，偏移（到达不同部件时间不同）和占空比失真（一个周期内部不对称）。从CMT（Clock Manageme

fpga开发

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多路复用

bc

转载 2023-01-16 10:33:40 541 阅读

如何学习 FPGA

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其它

原创 2023-01-16 07:28:02 80 阅读

时间单位换算

中文英文换算毫秒millisecond1ms 1毫秒=0.001秒=10-3秒微秒microsecond1μs 1微秒=0.000001=10-6秒纳秒nanosecond1ns 1纳

时间换算

原创 2023-01-13 01:06:28 567 阅读

0的原码反码补码

1、0的原码反码补码0原码是00000000-0原码是100000000反码是00000000-0反码是111111110补码是00000000补码没有正0与负0之分。

fpga开发

补码

反码

原创 2023-01-13 00:53:03 1141 阅读

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