Verilog 时延

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luoganttcc 2023-01-16 10:35:46 博主文章分类：数字电路

文章标签 fpga开发连续赋值赋值建模 文章分类 OpenStack 云计算

关键词：时延，惯性时延

连续赋值延时语句中的延时，用于控制任意操作数发生变化到语句左端赋予新值之间的时间延时。

时延一般是不可综合的。

寄存器的时延也是可以控制的，这部分在时序控制里加以说明。

连续赋值时延一般可分为普通赋值时延、隐式时延、声明时延。

下面 3 个例子实现的功能是等效的，分别对应 3 种不同连续赋值时延的写法。

//普通时延，A&B计算结果延时10个时间单位赋值给Z
wire Z , A , B ;
assign # 10 Z = A & B ;

//隐式时延，声明一个wire型变量时对其进行包含一定时延的连续赋值。
wire A , B ;
wire # 10 Z = A & B ;

//声明时延，声明一个wire型变量是指定一个时延。因此对该变量所有的连续赋值都会被推迟到指定的时间。除非门级建模中，一般不推荐使用此类方法建模。
wire A , B ;
wire # 10 Z ;
assign Z =A & B

惯性时延

在上述例子中，A 或 B 任意一个变量发生变化，那么在 Z 得到新的值之前，会有 10 个时间单位的时延。如果在这 10 个时间单位内，即在 Z 获取新的值之前，A 或 B 任意一个值又发生了变化，那么计算 Z 的新值时会取 A 或 B 当前的新值。所以称之为惯性时延，即信号脉冲宽度小于时延时，对输出没有影响。

因此仿真时，时延一定要合理设置，防止某些信号不能进行有效的延迟。

对一个有延迟的与门逻辑进行时延仿真。

实例

module time_delay_module
  (
  
     
  input   ai
  , bi
  ,
  
     
  output  so_lose
  , so_get
  , so_normal
  )
  ;
  
  
  
     
  assign 
  #
  20      so_lose      
  = ai 
  & bi 
  ;
  
     
  assign  
  #
  5      so_get       
  = ai 
  & bi 
  ;
  
     
  assign          so_normal    
  = ai 
  & bi 
  ;
  
 
  endmodule

testbench 参考如下:

实例

`timescale 
  1ns
  /
  1ns
  

 
  module test 
  ;
  
     
  reg  ai
  , bi 
  ;
  
     
  wire so_lose
  , so_get
  , so_normal 
  ;
  
  
  
     
  initial 
  begin
  
         ai        
  = 
  0 
  ;
  
         
  #
  25 
  ;      ai        
  = 
  1 
  ;
  
         
  #
  35 
  ;      ai        
  = 
  0 
  ;        
  //60ns
  
         
  #
  40 
  ;      ai        
  = 
  1 
  ;        
  //100ns
  
         
  #
  10 
  ;      ai        
  = 
  0 
  ;        
  //110ns
  
     
  end
  
  
  
     
  initial 
  begin
  
         bi        
  = 
  1 
  ;
  
         
  #
  70 
  ;      bi        
  = 
  0 
  ;
  
         
  #
  20 
  ;      bi        
  = 
  1 
  ;
  
     
  end
  
  
  
     time_delay_module  u_wire_delay
  (
  
         .ai              
  (ai
  )
  ,
  
         .bi              
  (bi
  )
  ,
  
         .so_lose         
  (so_lose
  )
  ,
  
         .so_get          
  (so_get
  )
  ,
  
         .so_normal       
  (so_normal
  )
  )
  ;
  
  
  
     
  initial 
  begin
  
         
  forever 
  begin
  
             
  #
  100
  ;
  
             
  //$display("---gyc---%d", $time);
  
             
  if 
  (
  $time 
  >= 
  1000
  ) 
  begin
  
                 
  $finish 
  ;
  
             
  end
  
         
  end
  
     
  end
  
  
  
 
  endmodule