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数据链路层

转载 2018-08-08 21:38:51 849 阅读

matlab数组与矩阵

××××××××××××××××××××××××××数组与矩阵××××××××××××××××××××××××××得到关于数组与矩阵的信息：isempty():为空,即为[]isscalar():为标量，即为单一的一个数字isvector():为向量，即为数组或者矩阵isrow():为行向量iscolumn():为列向量issparse():为稀疏矩阵size():返回数组或者矩阵的行列大小，返回

matlab

矩阵

数组

原创 2018-08-08 18:55:51 1626 阅读

matlab基本

××××××××××××××××××××××××××基本的数据类型××××××××××××××××××××××××××int8int16int32int64不同位数的有符号整型数据uint8uint16uint32uint64不同位数的无符号整型数据single单精度类型的数据double双精度类型的数据struct结构体function_handle函数句柄类型logical逻辑型char字符型

matlab

基本

原创 2018-08-08 16:30:56 757 阅读

计算机网络概述

/* * 此版块内容均为 51cto计算机网络精讲韩立刚老师所编 * 学生只是对其部分重要内容进行整理，便于个人学习 * 非本人所创 */OSI 层的作用OSI层与TCP / IP 协议的关系数据传输时的

计算机网络

转载 2018-08-06 22:01:33 603 阅读

线程与在线程中的通信

由于博主学习过linuxc，对线程操作非常熟悉，故不再过多阐述。========================================线程thread在sv中线程的创立只有使用fork与join与其变体语句。fork...join创立线程fork...join_any等待线程块中有一个线程执行完毕后，主线程才继续执行fork...join_none不等待任何线程，主线程继续执行waitf

systemverilog

thread

通信

原创 2018-07-17 16:43:43 5886 阅读

systemverilog中的随机化方法

在进行验证已编写过的模块时，我们往往需要一些随机的测试方法来检测隐藏的漏洞。sv相比于verilog而言，在随机化上则是非常有力，有许多关于随机化的操作。===================================================一随机数据：一般而言随机化的操作都是需要封装成为类的。class Bus; rand

systemverilog

随机

原创 2018-07-17 15:48:48 10000+阅读 1收藏

systemverilog的接口interface

在verilog中每当遇到复杂的模块时，我们都不得不书写一长串端口声明，稍有不慎就会写错，并且难以检查。但在systemverilog中，接口interface则是避免了这个问题。下面的代码是对一个一位加法器的验证，使用了接口。`timescale 1ns / 1ps interface if_port( input bit c

systemverilog

interface

原创 2018-07-17 15:10:14 10000+阅读

Systemverilog中的队列操作

systemverilog中的队列操作十分简单，只需要调用函数即可。/* Exercise platform: Questa Sim 10.1b */ module queue; int q[$] ; &nbs

systemverilog

queue

原创 2018-07-14 13:02:43 10000+阅读 1收藏

systemverilog中的数组操作

sv中的数组基本操作：/* Exercsise platform : Questa Sim 10.1b */ class Array; int array[9:0] ; &nb

systemverilog

数组

操作

原创 2018-07-14 12:02:49 10000+阅读

关于systemC线程函数中wait语句的各种用法

在线程方法中必定会使用到线程语句wait，而wait有多种使用方法：（1）wait（）不带参数：等待敏感量列表上的事件，不管是哪个事件。（2）wait(port.posedge_event()) or wait(port.negedge_event()): 等待某个端口

wait

systemC

原创 2018-07-07 10:27:52 9195 阅读

systemC的仿真平台书写

测试平台的功能一般为：（1）产生激励信号驱动dut（design under test）（2）记录信号的输出，并与期望值进行比较main.cpp文件的格式： include headfiles int sc_main(int argc ,char * argv[]){ &nb

systemC

平台书写

原创 2018-07-07 09:50:50 3075 阅读

systemC三态建模

在verilog或systemVerilog中出现三态时我们需要使用wire语句声明类型，而在systemC中我们则是需要另外的一些类型： sc_signal_rv &nbs

systemC

三态建模

原创 2018-07-07 09:04:30 1744 阅读

systemC构建时钟分频器

时钟分频一般有两种，奇分频和偶分频，下面通过类中的普通函数方法分频：分频器代码：#include "base.h" #ifndef CLKDIVIDER #define CLKDIVIDER const unsigned int N =

systemc

分频器

原创 2018-07-06 20:44:19 1787 阅读

systemC的错误

刚刚在写时钟分频时systemc内核警告了，截图如下：在网上看了原因：是由于初始化操作不可在构造函数中所导致的，需要在方法中初始化。之后，还有警告：说明现在语法已经修改了，sensitive_pos和sensitive_neg需要使用pos（）与neg（）方法了。官网上的留言也证实了这点。

systemc

错误

原创 2018-07-06 19:42:35 1105 阅读

systemC的同步时序建模

systemC的时序逻辑建模systemc的时序逻辑方法分为两种：1) 静态时序逻辑：使用关键字sensitive，sensitive_pos , sensitive_neg ：使得触发为值触发，正跳边沿触发，负跳变沿触发这种触发方式为静态触发方式。2）动态时序逻辑：在挂

systemC

同步

时序建模

原创 2018-07-06 17:05:07 2324 阅读

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