问题简述基于FPGA实现Sobel算法，计算出像素水平和铅直方向的微分dx,dy后，需要计算向量{dx,dy}的模与其夹角，即实现 肯定不能使用乘法器或者除法器呀，那太费资源了。遂使用CORDIC算法，该算法的原理部分不再赘述。cordic IP核的详细介绍和使用该内容大部分来自于xilinx cordic IP核官方文档。 基本思路是根据6.0版本的cordic核中各个配置和功能进行记录。配置选
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2024-10-09 06:54:03
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基于lattice的SDI IP核的调用基于lattice的SDI IP核的调用IP核配置IP核调用 基于lattice的SDI IP核的调用来公司实习，第一个接触的FPGA芯片就是lattice家的，和Xilinx的IP核相比，lattice的IP核配置起来更简单，当然了，lattice的功能核Xilinx相比就没有那么强大了。IP核配置1.点开箭头所示图标，进入IP核列表界面2.列表中如果有
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2024-07-13 05:13:57
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使用FPGA进行数据传输处理时，数据缓存是很关键的部分。FIFO作为一种简单的缓存方案，在FPGA开发中具有广泛的应用。 Xilinx为我们提供的FIFO IP核是一种先进先出（FIFO）内存队列，例化后，开发人员可自定义宽度、深度、状态标志、内存类型和写入/读取端口纵横比。FIFO利用顺
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2024-04-24 07:16:35
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简单总结ISE中RAM的ip核配置过程以及相关的端口。分类ram分为分布式ram（distributed ram）以及块ram（block ram） 前者是自己用寄存器搭建的，这里理解可以转至Vivado使用技巧（27）：RAM编写技巧 简单理解块ram就是自己用寄存器写出来的储存单元，仅仅用于储存比较少量的数据。优点是dram不需要时钟线来控制，可以直接用组合逻辑进行控制。bram是fpga中定
一. IP概述
可参考Xilinx官网Processor System Reset Module概述， 以下翻译自官网此IP的概述。产品描述：Xilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能，从而根据自己的应用来定制设计。主要功能和优势：使异步外部复位（External Reset）信号与时钟同步使异步辅助复位（Auxillary Reset）信号与时钟同步
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2023-11-04 21:26:27
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背景 RAM和ROM也是类似的，由于这也是常用的IP核，所有完全有必要在这里记录一下，以后用到了实际后，再补充到实际工程中。随机存储器（RAM），它可以随时从任一指定地址读出数据，也可以随时把数据写入任何指定的存储单元，且读写的速度与存储单元在存储芯片的位置无关。RAM主要用来存放程序及程序执行过程 ...
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2021-09-02 15:46:00
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上一节。我们已经把USB2.0的同步读写都调试通过，包括使用CHIPSCOP抓取波形，但是USB2.0的功能绝不是仅仅这些，但是基于本次项目我们只需要这些。那么下来就是我们要讲解一下几乎每一个大项目都要用到的DDR。 具体关于DDR的一些基础知识，大家自行补习。话不多说。开始吧。第一步：创建D
作者：桂。前言该文私用，不定期更新，主要汇总记录Xilinx常用的基本模块，列出清单，方便查阅。关于原语，主要参考【原语时序为什么好，一个猜想是：我吃不同的食物，要去不同的餐厅，跑的路程自然多一些；而如果我有这些原材料，自己动手，费点功夫但跑的路少，路程长短对应时间长度、对应时序特性，这个是自己想当然，需要结合CLB特性。 此处待验证】：7series_scm.pdf7series_hdl.pdf
这篇博文，我将根据实验室的项目产生一个PLL IP核，并根据该IP的数据手册来认识这个IP核。首先给出数据手册的链接：Xilinx PG065 LogiCORE IP Clocking Wizard v4.2, Product Guide下面正式给出创建过程：打开ISE Project Navigator——新建工程（New Project）——New source，选择IP（CORE...
原创
2022-04-14 14:56:43
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这篇博文，我将根据实验室的项目产生一个PLL IP核，并根据该IP的数据手册来认识这个IP核。首先给出数据手册的链接：Xilinx PG065 LogiCORE IP Clocking Wizard v4.2, Product Guide下面正式给出创建过程：打开ISE Project Navigator——新建工程（New Project）——New source，选择IP（CORE...
原创
2021-08-20 13:32:37
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一、EMAC模块和FIFO模块1.1模块说明IP核是指在电子设计中预先设计的用于搭建系统芯片的可重用构件，可以分为
原创
2022-10-10 15:21:53
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CPRI是无线通信里的一个标准协议，连接REC和RE的通信。 Xilinx有提供CPRI IP核。区别于其它通信协议，如以太网等，CPRI是一个同步系统。这就意味着两端的Master和Slave应当是同源时钟的，两边不存在频差，并且内部延时也都是固定的，每次运行可以通过计算获得，供上层应用使用。因此，可以让Master有一个参考时钟使用，而Slave则利用GT从串行数据中恢复出来的时钟，经过外部一
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2024-07-31 20:24:33
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1.简介IP分组包含明文形式的数据。这就是说，任何人只要监视经过的IP分组，就可以访问这些分组，阅读分组内容，甚至修改分组。因此，可以直接用IP分组保护自身。如果能够用IP分组保护自身，则不必依赖与高级安全机制，而把高级安全机制作为额外的安全措施。这样，这个模式具有两级安全性：首先在IP分组层自身中提供安全性；其次，根据需求，进一步实现高级安全机制。如下图所示： IPSec的总体思想是在传输过程中
Xilinx中有很多和存储相关的IP核都需要初始化，例如
原创
2022-04-18 17:06:03
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目录一、RapidIO核概述二、RapidIO核接口说明2.1 逻辑层接口2.2 Buffer接口2.3 物理层接口于Ra...
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2022-04-18 16:58:35
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目录 MicroBlaze简介MicroBlaze框架图MicroBlaze开发流程Vivado部分SDK部分总结 MicroBlaze简介软核 MicroBlaze 是一款软核微处理器，专为 Xilinx FPGA 而设计。作为一款软核处理器，MicroBlaze 完全采用 Xilinx FPGA 的通用存储器和逻辑结构实现。就其指令集架构而言，Micro
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2024-10-29 08:54:50
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目录一、RapidIO核概述二、RapidIO核接口说明2.1 逻辑层接口2.2 Buffer接口2.3 物理层接口2.4 寄存器空间三、使用RapidIO核3.1 设计指南3.2 时钟3.3 复位3.4 RapidIO协议简介四、RapidIO核配置五、总结六、参考资料一、RapidIO核概述 RapidIO核的设计标准来源于Ra...
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2021-08-20 14:03:23
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