setup hold recovery removal width period利用时序约束对数字设计进行时序仿真，检查设计是否存在违反（violation）时序约束的地方，并加以修改，也是数字设计中不可或缺的过程。这些系
一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下module adder(count,sum,a,b,cin);
input[2:0] a,b;
input cin;
output count;
output [2:0] sum;
assign{count,sum}=a+b+cin;
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2024-05-16 21:43:45
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一、什么是算法？算法就是按步就班地解决问题，也就是解决问题的办法。算法是个很泛的概念，并不是一定得包含高深的数学公式。二、用Verilog语言实现的算法跟C语言实现的算法有何区别？Verilog是完全可以自主地设计硬件，而C语言则是依赖于CPU，依赖于现成的硬件。Verilog做出来的算法执行速度往往比C的要快，这也是我们使用Verilog最好的理由。然而，较为复杂的算法，就很难使用Verilog
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2024-07-17 09:32:03
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文章目录尝试matlab 的一个bug继续尝试一些尝试过的函数str2numhex2decabsstrsplit查看变量属性关于cell 尝试verilog仿真的数据如下(部分）：每个数都是16进制的，一个数24bit代表rgb888.用matlab把txt读为矩阵数据：im_list = importdata('fpga_gen_picture.txt',',',375);读到的是cell类型
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2024-07-01 12:43:08
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2021-08-20 13:58:31
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前言 项目需要，想要实现算法中的其中一步即中值滤波，同时，因为图像处理部分中值滤波相对来说还是
原创
2022-09-02 23:41:53
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OOP-Encapsulation（面向对象-封装）内容来自启芯-System Verilog视频==============================================================目录结构：1、代码的抽象和可复用性2、SV中的OOP程序结构3、OOP封装4、OOP对象产生5、操作对象成员6、初始化对象7、数据保护8、类对象赋值9、Best practice
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2024-10-11 20:29:01
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为什么使用状态机？
因为vreilog并行执行的，当需要顺序执行时（类似c语言），可以使用状态机状态机概念状态机（State Machine）有限状态机（Finite State Machine，简称FSM）
在有限个状态之间按一定规律转换的时序电路
由两个组合逻辑电路和一个时序逻辑电路组成状态机模型（抽象的状态机结构）状态寄存器
由一组触发器组成，用来记忆当前状态机所处的状态，
状
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2024-10-12 16:19:12
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 FPGA开发技巧备忘录——verilog系统函数做数学运算前言$clog2Real math functions$random 随机数TB激励 前言Verilog中的数学函数可以模拟C代码中的浮点运算，以前一直没怎么重视这个，现在觉得对于仿真FPGA和ARM相互配合运算的场景非常有用。以前还一直傻傻不清楚如何才能对这些中间的浮点运算
转载自：https://..com/rouwawa/p/7102173.html 上两篇博文Cor
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2022-04-18 15:05:18
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图像空间滤波常用的函数：模板卷积处理函数，中值滤波函数/*************************************************************************
* /函数名称：
* Template()
* /输入参数:
* LPSTR lpDIBBits
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2024-09-06 15:24:03
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本文对原文的代码做了一些注释和微调，为的是更加方便理解！！！一、逐次逼近算法逐次逼近算法流程如图 1所示，首先数据输入data[7:0]，接着设置实验值D_z[3:0]和确定值D_q[3:0]，然后按照从高往低的顺序，依次将每一位置1（如D_z[3]置1），再将实验值平方后与输入数据比较，若实验值的平方大于输入值(D_z^2 > data)，则此位为0（D_q[3]为0），反之(D_z^2
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2024-05-16 15:25:10
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verilog入门实例2——双端口RAM，单按键控制多样式流水灯一. 双端口RAM设计一个位宽8bit，地址深度为128，可以同时读写的双端口RAM模块名字：ram_dual功能说明：当外部给出写使能时，写地址和写数据有效，将数据存放在对应地址中。当外部给出读使能时，通过读地址读取数据。读写可同时进行。输入端口:rst, clk_r, clk_w, addr_r[7:0], addr_w[7:0]
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2024-06-03 21:34:35
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Verilog HDL实现智能药盒文章目录Verilog HDL实现智能药盒一、简介二、代码1、主文件（主模块的代码）2、主文件中
原创
2022-10-25 02:19:22
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Verilog实现按键消抖文章目录Verilog实现按键消抖一、简介二、消除按键抖动的方法三、软件消抖原理四、代码实现五、效果展
原创
2022-10-25 02:48:39
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module pwm
#(
parameter pwm_div_cnt_max = 8'd250, //分频最大值250
parameter pwm_duty_cnt_max = 4'd10, //设占空比最大数值总量是10，pwm_duty输入5，则输出占空比为50%
)
(
input clk, //时钟
input rst_n, //复位
input pwm_en
原创
2023-11-08 21:58:56
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众所周知，FPGA在计算乘法除法的时候比较慢，所以当需要把一个数，例如52020这个数按照个十百千万发送出去的时候，在单片机或者其他软硬件中，可以直接取余得到每一位数据，然后存储起来发送到上位机或者别的地方。但是FPGA无法进行取余操作，所以需要通过BCD编码通过移位的方式实现个十百千万的取出，然后发送。而BCD译码通常通过左移加三法，我在做8个通道的16位AD采集的时候，需要把采集到的8个字节一
原创
2024-04-15 09:45:23
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eeprom出于积累Verilog编程和调试经验的需求，用这个东西练手 使用的是正点原子领航者zynq的板子 实验环境过于优越了 导致进度慢就会很自责 ，程序一天出来了 。。 写个总结算是对得起我这两天的debug， eeprom 用的是板子上自带的AT24C64iic时序先分析下这货的iic时序，后面再说这货的iic读写时序 这里提前说一下，虽然很多设备都叫iic但是iic和iic之间也是有区别
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2024-09-10 22:05:04
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1.模块的结构组成（1）描述接口接口的定义格式Module 模块名（口1，口2，等等 ）； 在引用模块时端口可以有两种方法连接：1.引用时严格按照定义的接口顺序来连接，不用标出原模块定义时的规定端口模块名（连接端口1信号名，连接端口2信号名，连接端口3信号名，等等）；2.引用时用“.”表明原模块在定义时
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2024-01-25 16:45:50
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写在前面的话：之前都是写了一些关于在实践中遇到的问题。今天在和同门讨论中发现都在用Verilog实现一些IP核的功能，感觉自己有点落后了，不高兴。所以就开始着手试着实现一下，一开始有点蒙，一直用RAM但是正道自己用verilog 实现的时候，就发现你的了解的特别透彻。才能来时现。开始正文。 RAM使我们经常用到的一个IP，在我们调用相关IP的时候就会发现RAM的种类还是挺多的。第一
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2024-03-06 17:02:35
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