一、介绍 在验证环境中，验证平台组件通常以同步的方式通信，以有效地实现时间精确检查，System Verilog event是专用的、广泛使用的数据类型，用于实现组件之间所需的同步通信。UVM有一个内置的专门的类围绕sv事件，这拓宽了基于事件通信的应用和使用，本文突出介绍uvm_event的使用和好处二、
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2024-10-11 11:48:17
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学习目标UVM项目实战1学习内容1.MCDF的设计更新
slave node的接口发生变化
registers的接口发生变化
formatter的接口发生变化2.slave node的接口：
DATA(31:0)：通道数据输入
DATA_PARITY：data数据的奇偶校验位
VALID：数据有效标志信号
WAIT：暂停接收
PARITY_ERR：slave node侧发现数据或数据校验位出错接收
（一）一个agent的情况1：从uvm_sequence_item开始定义数据的最小单位：transaction(事务)例如：class apb_sequence_item extends uvm_sequence_item; //从uvm_sequence_item继承出来的类用于定义事务。
'uvm_object_utils(apb_sequence_item) //使用object
SystemVerilog和UVM到底是啥关系？UVM提供了丰富的基类库和验证方法学，并且被主流的EDA工具、IP供应商和设计公司采用。现在，使用SystemVerilog基本上等同于使用UVM验证。如果你要问我，SystemVerilog和UVM到底是啥关系，我觉得汉字和诗的比喻也许比较恰当。我自然不会说是code language和library的关系，太没有想象空间。当天空下雪了， Syst
在sv中达成同步的方式有 event, semaphore和mailbox。还有uvm_barrier 而在UVM中event进化成uvm_event，不仅仅拥有达成不同组件进程之间同步的功能，还能像TLM通信一样传递数据，并且作用范围更广（TLM通信只能在uvm_component之间，而uvm_event不限于此）。uvm_event 是uvm_event_base的子类；wait_trigg
一、概述SV验证环境中的验证组件按照功能需要，被称之为激励器、监测器和检查器，这三个核心组件与验证环境的三个关键特性对应，即激励、监测和检查，并且有与其对应的组件(component)。UVM组件家族是从UVM基类继承的一个核心分支即uvm_component类。从uvm_component类继承的类都可以构成验证环境，这是因为它们都从uvm_component类继承了phase机制，也都会经历各
文章目录一、对寄存器模型的操作是怎么反映到总线上？二、怎么保证寄存器模型与DUT的寄存器保持一致 ？1.预测更新1.1.1 自动预测（auto predication）1.1.2 显示预测2.mirror( )更新三、使用寄存器模型的优点？1.提高了 sequence 的复用性2.提供了后门访问方式 ?寄存器模型的基础知识可以看：UVM寄存器模型 ?这篇文章随着工作年限的增加，会持续更新…寄存器
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2024-06-20 10:25:23
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使用 hexedit /dev/mem 可以显示所有物理内存中的信息。 运用mmap将/dev/mem map出来，然后直接对其读写可以实现用户空间的内核操作。以下是我写的一个sample#include#include#include#include#include#includeint mai...
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2014-04-03 19:33:00
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转载：http://blog.csdn.net/zhanglei4214/article/details/6653568使用 hexedit /dev/mem 可以显示所有物理内存中的信息。 运用mmap将/dev/mem map出来，然后直接对其读写可以实现用户空间的内核操作。以下
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2014-03-03 19:12:00
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PL端开发工具：VIVADO 2017.4PS端开发工具：Xilinx SDK 2017.4ZYNQ器件：XC7Z020-2CLG400I 说明：在使用ZYNQ时进行寄存器读写时主要的思路还是分配一段地址空间来进行控制，通过在SDK中对该段地址的读写操作来控制PL端的IO输入输出。一、创建Block De
VM模型《UVM实战》主要介绍UVM的使用。全书详尽介绍了UVM的factory机制、sequence机制、phase机制、objection机制及寄存器模型等的使用。此外，本书还试图引导读者思考UVM为什么要引入这些机制，从而使读者知其然，更知其所以然。本书以一个完整的示例开篇，使得读者一开始就对如何使用UVM搭建验证平台有总体的概念。针对没有面向对象编程基础的用户，本书在附录中简要介绍了面向对
原创
2021-03-24 09:54:28
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比如通过DPI的方式，以c为桥梁，搭建UVM与其他仿真软件的桥梁，再比如利用python处理UVM生成的数据然后以数据表格的形式展现，再或是研究生论文里导入VIP框架（论文还没看懂，给我点时间，嘻嘻嘻）。正式开始之前，首先说下之后的文章更新思路 1. 说明我要DIY的大体UVM框架（绝对适合90%以上的大型测试场景，不行就来锤死我）&n
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2024-07-23 12:35:00
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1.除了uvm_do 产生transaction，还可以使用uvm_create 与uvm_send 产生create 宏，直接调用new 进行例化：3.uvm_send_pri：
原创
2023-07-31 17:32:10
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1. uvm_object是UVM最基本的类，能想到的几乎所有类都继承自uvm_object，
原创
2023-07-31 17:35:58
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1.程序运行到此处，停止仿真，进入交互模式。2.各大厂的仿真器可
原创
2023-07-31 17:28:07
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1.通过get_full_name()得到此component 的路径：2.uvm_top 的名字是
原创
2023-07-31 17:28:27
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这一部分主要介绍一些UVM的基础知识，其实《UVM实战》中已经有了足够的涉猎。所以这一章着重加注一些UVM的使用哲学探讨。 Testbench基础 UVM采用分层的、面向对象的方法进行testbench开发，允许在不同的团队成员之间进行“关注点分离”。UVM testbench中的每个组件都有特定的 ...
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2021-08-07 23:26:00
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1.除了PORT 和 EXPORT外，还有第三种端口：IMP。它才是UVM 的精髓，承担UVM 中TLM的大部分代码实现。源码
原创
2023-07-31 17:27:09
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1.广度优先：先兄弟在孩子。2.深度优先：先孩子在兄弟。3.同级别兄弟按照字典序。1）build_phase 是从根到叶，connect_phase 是从叶到根。
原创
2023-07-31 17:28:17
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1.UVM 真正的树根是uvm_top（为什么get_full_name()不打印这个呢？），如下：1）uvm_top 是全局变量，也是uvm_root的实例，也是唯一的实例。2）uvm_root 派生自uvm_component，所以uvm_top 本质上也是uvm_component，它是树的根。3）uvm_tes
原创
2023-07-31 17:32:57
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