从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog的活力也确实更足一些，从IEEE1800-2005开始的SystemVerilog的标准化，将Verification和Design的一体化的尝试，我个人认为，是走在正确的道路上。所以，我确实想不到，我竟然也要回头学起VHDL来了，毕竟一些
foreach结构指定在数组元素上的迭代。它的自变量是一个指明任意类型数组（固定尺寸的、动态的、及联合数组）的标识符，然后紧跟着一个包围在方括号内的循环变量的列表。每一个循环变量对应于数组的某一维。foreach结构类似于一个使用数组范围替代一个表达式来指定重复次数的repeat循环。 例子：
string words[2] = {"hello", "world"};
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2024-02-29 15:37:19
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SystemVerilog学习——数据类型1. 内建数据类型1.1 逻辑数值类型1.2 符号类型
一、过程语句 可以在 begin 或 fork 语句中使用标识符，然后在相对应的 end 和 join 语句中放置相同的标号，这使得程序块的首尾匹配更加容易。也可以把标识符放在其他语句里，如 endmodule、endtask、endfunction 等。 SV为循环功能增加了两个新语句，第一个是 continue，用于再循环中跳出本轮循环剩下的语句而直接进入下一轮循环。第二个是 break，
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2024-03-08 22:23:08
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参考文献：https://www.chipverify.com/systemverilog/systemverilog-eventevent和旗语semaphore以及mailbox都是用于线程间的通信(IPC)，负责线程之间的数据交换和同步。EVENT事件是静态的同步对象句柄（可以像参数一样在子程序中传递），它用来同步多个并发的进程，比如某个进程等待着事件，而另一个进程则触发这个事件。几个特征：
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2024-05-16 19:03:14
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1、function和task简介Systemverilog和Verilog中的 function 和 task有一些区别。1.1 verilog中task可以消耗时间，而function不能消耗时间。function不能包含一些消耗时间的语句，例如：#100n; @ ; wait()等fucntion不能调用taskverilog中的function必须要有返回值，并且返回值必须被使用，例如用到
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2024-08-27 17:12:00
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Verilog/System Verilog 硬件设计语法说明SV通常语法说明声明相关语法包文本值和数据类型枚举数据类型用户自定义类型结构体联合体数组SV过程块改进的case语句改进的if...else判断语句SV状态机模型特殊语法说明 SV通常语法说明声明相关语法`include `include指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定
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2024-07-25 09:36:04
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Systemverilog 语法总结（中）上一个博客分享了SV基本的概念，这一博客继续分享，等下一个博客分享一个公司的验证的笔试题目。 l 事件背景：Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是一个零宽度的脉冲）。解决方法：Systemverilog 引入了triggered()函数，用于
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2024-04-29 22:53:48
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system verilog for verification:类中的方法默认使用自动存储；程序中的任务的局部变量会使用共享的静态存储区，若在程序的多个地方调用同一任务，不同线程之间会窜用这些局部变量；全局变量（$root）-程序变量-类变量-方法变量；类应当在program或者module外的定义；模块和程序块中的子程序缺省情况下仍然使用静态存储；局部变量在仿真开始前就被赋了初值，当试图在声明中
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2024-02-22 13:22:56
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1、合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [7:0] bytes ；2）非合并数组：Bit [7:0] bytes [0:3] 
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2024-05-09 14:52:43
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在VC中调用MATLAB的，总结有以下几种方法：1、是调用Matlab引擎；2、是调用Matlab中M函数转化成的dll文件；3、调用Matlab中M函数转化成c语言的函数。在本文当中重点讲解第二种方法，调用Matlab中M函数转换成DLL文件的形式。 在我自己编写之前，查看了很多的文献，但是每个文献所应用的Matlab的版本不一样，很多数学函数对应的库不一样，导致最终的函数出错，本次练习和测试
## Python转化为C语言的流程
为了将Python代码转化为C语言，我们可以使用Cython这个工具。Cython是一个用于编写C扩展的编译器，它可以将Python代码转化为C语言的形式，从而提高程序的性能。下面是将Python转化为C语言的基本流程：
1. 安装Cython：首先，我们需要安装Cython。在命令行中输入以下命令来安装Cython：
```
pip install c
原创
2023-11-30 13:43:15
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2.1选择存储类型灵活性：如果数组的索引是连续的非负整数0、1、2、3等等，则应该使用定宽或者动态数组，长度可变的数据包使用动态数组。存储用量：使用双状态类型可以减少仿真的存储器用量，尽量使用32比特的整数倍最为数据带宽速度：应该根据每个时钟周期内的存取次数来选择数组类型排序：如果元素是一次性加入的话，则应该选择定宽或者动态数组，逐个加入的话则应该选择队列，队列的首尾加入元素的效率很高选择最优的数
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2024-05-30 11:30:31
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Verilog 早期版本仅有静态生命周期的概念，同一个function或者task无论你调用多少次内部的变量都是分配的同一个地址。没有调用堆栈的操作。 在Verilog-2001 标准中引入了动态生命周期的概念，任务或者函数中的变量可以定义为动态变量。动态变量主要用来描述在测试程序、抽象系统级、transaction级或总线功能模型中的验证程序动态变量也可以用来编写可重入的任
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2024-03-30 08:02:56
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几个简单的系统任务，$readmemb,$readmemh,$fopen,$fdisplay;基本上就可以完成对文件的读写操作。一、读任务在verilog语言中有两个系统任务$readmemb,$readmemh可以用来从文件中读取数据到存储器中。这两个任务可以在仿真的任何时刻被执行使用，其使用方法如下：$readmemb1，$readmemb("<数据文件名（路径地址和文件名）>",
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2024-07-28 16:01:52
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vs快捷键：Ctrl+J 快捷键能够打开代码提示框 ； F12 快速转到定义；打开即时窗口 ctrl+alt+i ； 快速代码格式排版：ctrl+k+d ；字段自动属性：prop+两下Tab键一、数据类型值类型：也叫基本数据类型：int double float ..... 结构 枚举 等等都是值类型，默认值为0，不能有空值null。引用类型(3种)：字符串 数组 类 ；另外一个object是什
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2024-01-21 02:31:30
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（1）强制类型转换直接在变量前面加上(Int)...该转换方式主要用于数字类型转换，从int类型到long,float,double,decimal类型，可以使用隐式转换，但是从long类型到int类型就需要使用显式转换，也就是该数据类型转换方式，否则会产生编译错误。 该方式对于浮点数会做无条件舍去，失去精确度 当然，该方式也可以进行object到int
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2023-11-01 17:37:01
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数字硬件建模SystemVerilog-结构体（二） 结构体结构体用于将多个变量组合在一个通用名称下。设计通常具有逻辑信号组，例如总线协议的控制信号，或状态控制器内使用的信号。结构体提供了将这些相关变量捆绑在一起的方法。结构体中的所有变量都可以单个赋值，或者每个变量都可以单独赋值。结构体包可以复制到具有相同定义的另一个结构体，并通过模块端口、任务或函数进出。结构体复制一个自定义结构体可以复制到另
system verilog学习2三、过程语句与子程序函数与任务taskfuction任务可以调用函数函数不能调用任务任务可以有延时函数一般没有延时任务没有返回值·函数有返回值，没有返回值需要指定function void待补充第五章 面向对象编程基础类类是相关功能和特征元素的综合。定义class Transaction;
bit [31:0] addr;//属性声明
function void
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2024-09-14 19:11:56
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overviewtipscodesobjectsclass instancetipscodes静态变量静态方法thisAssignment re-naming and copyingInheritance and subclasses虚拟方法纯虚方法多态Class scope resolution operator 看中文版的《systemverilog验证》，总感觉云里雾里。尝试看看官方sy
