笔者E林这里聊聊赋值语句和块语句非阻塞赋值和阻塞赋值在Verilog中赋值语句分为两种，一种是非阻塞赋值，另一种则是阻塞赋值1、 非阻塞赋值 b<=a; 用这样的赋值得等块结束后，b才会等于a，而不会马上赋值。 即等该模块的语句全部执行完后才会将a的值赋予b，就像你玩回合制游戏一样，这一回合中，中间过程无论多艰辛，你都是得等到这一回合打完后才能得到经验和金钱一样的道理。 而且这个
Verilog 早期版本仅有静态生命周期的概念，同一个function或者task无论你调用多少次内部的变量都是分配的同一个地址。没有调用堆栈的操作。 在Verilog-2001 标准中引入了动态生命周期的概念，任务或者函数中的变量可以定义为动态变量。动态变量主要用来描述在测试程序、抽象系统级、transaction级或总线功能模型中的验证程序动态变量也可以用来编写可重入的任
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2024-03-30 08:02:56
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随机约束和分布1、为什么需要随机化芯片体积日渐增大，复杂度越来越高，定向测试已经无法满足测试的需求，而随机测试产生的激励多样，更能满足测试的需求。而且随机测试相对于定向测试的代码量会减少很多，但是激励会更丰富。我们需要的约束是合法的约束，需要限定激励的合法范围。所进行的约束不但可以指定数据的取值范围，还可以指定各个随机数值的权重分布。所要随机的内容为：器件配置、环境配置、原始输入数据、延时、异常协
定义：子类与父类产生继承关系以后，会继承父类的全部操作。如果子类发现父类不足进行补充修改，但是需要保留父类属性和方法，就进行覆写。
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2023-07-13 08:41:41
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任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有 在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会 执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数 据的输入端和返回数据的输出端。另外，任务可以彼此调用，而且任务内还可以调用函数。 1．任务定义 任务定义的形式如下： task
文章目录前言一、竞争和冒险1、定义2、判断方法3、消除方法4、滤除毛刺的方法二、延时语句分类1、阻塞赋值左侧延时2、阻塞赋值右侧延时3、非阻塞赋值左侧延时4、非阻塞赋值右侧延时三、比较及举例说明1、阻塞右侧延时和非阻塞右侧延时的区别2、举例三、timescale 时间单位/时间精度1、作用范围 前言2023.8.10 2023.9.8一、竞争和冒险1、定义竞争：由于信号经不同路径达到同一点的时间
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2024-10-10 17:39:11
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foreach结构指定在数组元素上的迭代。它的自变量是一个指明任意类型数组（固定尺寸的、动态的、及联合数组）的标识符，然后紧跟着一个包围在方括号内的循环变量的列表。每一个循环变量对应于数组的某一维。foreach结构类似于一个使用数组范围替代一个表达式来指定重复次数的repeat循环。 例子：
string words[2] = {"hello", "world"};
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2024-02-29 15:37:19
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1，方法的覆写class A { public void print() { Sys
原创
2015-03-11 21:57:57
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在这篇文章《从几个简单例子聊聊Verilog的参数化设计（parameter、localparam和`define）》中已经讨论过 `define 在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用：  
一、2x1 MUX实现逻辑门（传输门可化简）各种逻辑门均可以使用三目运算符实现，三目运算符F = X?B:A 对应于2x1 MUX可见下图。1、与门：F=A?B:0；或门：F=A?1:B；非门：F=A?0:1；传输门：F=A:1:0； 2、异或：F=A?(B?0:1):(B?1:0)；同或：F=A?(B?1:0):(B?0:1)；（传输门化简后仅使用2个2选1MUX）,其中inv可替换非门。 参考
文章目录持续更新一、`include1. `include是什么1) `include " filename "2) `include < filename >2. `include的示例二、ifdef、else、elsif、endif1. ifdef、else、elsif、endif是什么2. ifdef、else、elsif、endif、ifndef的示例三、`timescale
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2024-10-18 14:21:24
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verilog基础练习题Verilog也是能写for循环的！①基本方法：integer i;
for(i=0; i<=SIZE-1; i=i+1)
begin
/* 代码 */
end②使用generate…for块（生成迭代器）：genvar i; //即generate variable
generate
for(i=0; i<=SIZE-1; i=i+1)
begin
1、function和task简介Systemverilog和Verilog中的 function 和 task有一些区别。1.1 verilog中task可以消耗时间，而function不能消耗时间。function不能包含一些消耗时间的语句，例如：#100n; @ ; wait()等fucntion不能调用taskverilog中的function必须要有返回值，并且返回值必须被使用，例如用到
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2024-08-27 17:12:00
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Verilog/System Verilog 硬件设计语法说明SV通常语法说明声明相关语法包文本值和数据类型枚举数据类型用户自定义类型结构体联合体数组SV过程块改进的case语句改进的if...else判断语句SV状态机模型特殊语法说明 SV通常语法说明声明相关语法`include `include指令用于在代码行中包含任何其他文件的内容，被包含的文件即可以使用相对路径定义，也可以使用绝对路径定
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2024-07-25 09:36:04
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一、过程语句 可以在 begin 或 fork 语句中使用标识符，然后在相对应的 end 和 join 语句中放置相同的标号，这使得程序块的首尾匹配更加容易。也可以把标识符放在其他语句里，如 endmodule、endtask、endfunction 等。 SV为循环功能增加了两个新语句，第一个是 continue，用于再循环中跳出本轮循环剩下的语句而直接进入下一轮循环。第二个是 break，
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2024-03-08 22:23:08
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参考文献：https://www.chipverify.com/systemverilog/systemverilog-eventevent和旗语semaphore以及mailbox都是用于线程间的通信(IPC)，负责线程之间的数据交换和同步。EVENT事件是静态的同步对象句柄（可以像参数一样在子程序中传递），它用来同步多个并发的进程，比如某个进程等待着事件，而另一个进程则触发这个事件。几个特征：
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2024-05-16 19:03:14
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Systemverilog 语法总结（中）上一个博客分享了SV基本的概念，这一博客继续分享，等下一个博客分享一个公司的验证的笔试题目。 l 事件背景：Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是一个零宽度的脉冲）。解决方法：Systemverilog 引入了triggered()函数，用于
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2024-04-29 22:53:48
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1、合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [7:0] bytes ；2）非合并数组：Bit [7:0] bytes [0:3] 
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2024-05-09 14:52:43
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system verilog for verification:类中的方法默认使用自动存储；程序中的任务的局部变量会使用共享的静态存储区，若在程序的多个地方调用同一任务，不同线程之间会窜用这些局部变量；全局变量（$root）-程序变量-类变量-方法变量；类应当在program或者module外的定义；模块和程序块中的子程序缺省情况下仍然使用静态存储；局部变量在仿真开始前就被赋了初值，当试图在声明中
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2024-02-22 13:22:56
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SystemVerilog学习——数据类型1. 内建数据类型1.1 逻辑数值类型1.2 符号类型
