system verilog 子程序参数缺省

文章目录

• 持续更新
• 一、`include

• 1. `include是什么

• 1) `include " filename "
• 2) `include < filename >

• 2. `include的示例

• 二、ifdef、else、elsif、endif

• 1. ifdef、else、elsif、endif是什么
• 2. ifdef、else、elsif、endif、ifndef的示例

• 三、`timescale

• 1. `timescale是什么
• 2. `timescale的用法

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持续更新

工作或学习中遇到的类似知识点会及时补充至此。

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一、`include

1. `include是什么

(由于字体原因，以下提到的 include 均指 `include )！！！

IEEE_1800-2012_SystemVerilog中关于 include 的解释如下：

简言之：文件中的 include 指令，用于在编译时将源文件的全部内容插入到另一个文件中，这时源文件的内容就会出现在 include

其语法为：

include_compiler_directive ::= 
      `include " filename " | `include < filename > //"|" 为或的含义

从上述代码中可以看出，它的用法分为 include " filename " 与 include < filename > 两种形式，区别为 搜索方式优先级 的差异。

1) `include " filename "

IEEE_1800-2012_SystemVerilog中关于该用法的解释如下：

简言之：对于一个相对路径来说，这个文件能够搜索 编译器的当前工作目录和用户指定的可选位置【优先】 ；对于一个绝对路径来说 (只有文件名) ，那么规定就只能采用 " " 这种方式。

2) `include < filename >

IEEE_1800-2012_SystemVerilog中关于该用法的解释如下：

简言之：对于相对路径来说，该种用法只搜索 包含该语言标准定义的文件 (标准函数库) 【优先】 的位置。

• `include 可以在SystemVerilog源描述的任何地方指定；
• 只有空格或注释可以出现在 `include 的同一行上；

2. `include的示例

结合下图会更加清晰明了：

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二、ifdef、else、elsif、endif

1. ifdef、else、elsif、endif是什么

(由于字体原因，以下提到的 ifdef 均指 `ifdef ，其他类同)！！！
IEEE_1800-2012_SystemVerilog中对于该部分的解释让我不知所措，还不如让我用大白话解释给大家：

在初期接触fpga时，第一个接触的接口总线必定是uart，在这里很重要的就是接收与发送波特率设定的问题，当时项目的波特率数值会单一给定，若想改变其值，直接修改计数器值就能再次完成。工作之后，拿到手中的设计代码结合需求文档，我们会发现设计师对波特率的误差有要求，例如115200bps±5%等。那么验证人员会如何验证呢？首先我们会将波特率拆分为三个临界值：120960bps、115200bps、109440bps；然后让程序分别在三个波特率值下进行测试。但这时包含波特率设置的uart环境组件已编写完成，如果我们每次都需要修改验证组件甚至环境的话，造成的风险较高。那有没有可以在测试用例或是在该用例对应的脚本下去改变波特率的数值呢？

很显然，ifdef、else、elsif、endif 这些大佬们该登场了~

看下方程序：

`ifdef    CONDITION 1    //条件1
		EXPRESSION 1    //表达式1
	`elsif    CONDITION 2   //条件2
		EXPRESSION 2    //表达式2
	`else		            //条件3
		EXPRESSION 3    //表达式3 
	`endif

2. ifdef、else、elsif、endif、ifndef的示例

验证需求： 验证DUT接收或发送模块是以波特率为115200bps±5%的范围进行传输的。
测试环境(uart部分)：

bit period_value;
	`ifdef    band_clk_109440bps    //115200-5%
		parameter period_value = 9137;     
	`elsif    band_clk_115200bps   //115200
		parameter period_value = 8680;    
	`else		                   //115200+5%   若脚本没有指定上方两个条件，则自动执行该语句
		parameter period_value = 8267;    
	`endif

脚本：
若我们想以115200bps的波特率进行传输时，可参考以下脚本即可：

vlog 该脚本本舰相对于对应测试环境的路径 "+define+band_clk_115200bps"

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三、`timescale

1. `timescale是什么

IEEE_1800-2012_SystemVerilog中关于 timescale

`timescale time_unit / time_precision

time_unit： 时间单位；
time_precision： 时间精度。

• 时间单位和时间精度 只能 是 1、10、100 这三个整数；
• 有效的度量单位 只能 是 s、ms、us、ns、ps、fs ；
• 时间精度必须 小于等于 时间单位。

2. `timescale的用法

大多数情况，我们都是这样来使用 ( 整数倍 ) ：

`timescale 1ns/100ps   //时间单位是1ns，时间精度是100ps
    module tb;
     bit[2:0] value;  
     	initial begin
     		#10;       //延时10ns，即第10ns
     		value = 1;
     		#15;	   //延时15ns，即第25ns
     		value = 2;     		
     		#25;	   //延时25ns，即第50ns
     		value = 3; 
		end 
	endmodule

那如果延时时间设置成 带有小数 的时候，又会是怎么样呢：

`timescale 100ns / 10ns // 时间单位100ns，时间精度10ns
     module tb;
          bit [4:0] set;
     parameter d1 = 20,
               d2 = 1.5,
               d3 = 1.54,
               d4 = 1.55;
     initial begin
         #d1   set = 1;      // real_delay = round(20*100)   = 2000ns
         #d2   set = 2;      // real_delay = round(1.5*100)  = 150ns,以10ns为精度做四舍五入
         #d3   set = 3;      // real_delay = round(1.54*100) = 150ns,以10ns为精度做四舍五入
         #d4   set = 4;      // real_delay = round(1.55*100) = 160ns,以10ns为精度做四舍五入
end
endmodule

未完待续~

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