SystemVerilog声明的位置1、包（package） (1)包的定义 SystemVerilog的包在package和endpackage之间定义 包中可以包含的可综合的结构有 （1）parameter和localparam常量定义 （2）const变量定义 （3）typedef用户定义类型 （4）全自动task和function定义 （5）从其他包中import语句 （6）操作符重载定义
数字硬件建模SystemVerilog(七)-网络 System Verilog提供两组通用的数据类型：网络和变量（nets 和 variables）。网络和变量同时具有类型和数据类型特性。类型表示信号为网络或变量，数据类型表示网络或变量的值系统，即2态或4态。为简单起见，使用术语data type来表示信号的类型和数据类型。软件工具（如仿真器和综合编译器）使用数据类型来确定如何存储数据和处理数
property：assert：并发断言 （concurrent assertion）// "流程"
property
......
endproperty// assert关键字启动断言检查
AssertName:assert property(PropertyName); // assert:检查是否符合该流程property pCookiesInJar:
@(posedge ho
Linux 日期相关的命令介绍datehwclockcla 介绍Liunx 系统应该有两个时钟：系统时钟 利用 date 来查看硬件时钟 利用 clock 来查看， UTC时间 date+8h=hwclock系统启动时从硬件读取日期和时间信息，读取完成以后，就不再与硬件相关联。date主要用于显示或设置系统时间与日期。很多shell脚本里面需要打印不同格式的时间或日期，以及要根据时间和日期执行操
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2024-10-28 10:18:16
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1. 日期时间(1) date命令可以查看或设置当前系统时间，date [+] -s [+] 时间可以用于修改时间，格式化显示时间为：date +%Y--%m--%--d(2) 命令hwclock/clock用于显示硬件时钟时间。(3) cal命令用于查看日历(4) uptime命令用于查看系统运行时间2. 输出、查看命令(1) echo命令用于显示输入的内容(2) cat命令用于显示文
system verilog学习记录3–线程及其通信和覆盖率一、线程及其通信fork…join fork join: 等待所有线程都执行完成才会进行下一步； fork join_any: 只要有一个结束了，就会跳出进行下一步，其他的还会继续进行； fork join_none: 相当于点个火，不等待任何一个，点个火后直接进行下一步，里边的几个线程会继续同步运行。注意：还没执行fork中的任何代码呢
Chapter 2 SystemVerilog 声明的位置2.1 package2.1.1 package内容package中的内容在package和endpackage之间定义，可以包含的可综合结构有：parameter和localparam常量定义const变量定义typedef用户自定义类型全自动task和function定义import语句操作符重载定义package definition
系统 # uname -a # 查看内核/操作系统/CPU信息 # head -n 1 /etc/issue # 查看 操作系统版本 # cat /proc/cpuinfo &
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2024-09-13 19:34:36
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目录6.1 Verilog 通用目的always块6.2 SystemVerilog 特有的过程块6.2.1 组合逻辑过程块6.2.2 锁存逻辑过程块6.2.3 时序逻辑过程块6.3 对任务和函数的改进6.3.1 任务和函数的隐式语句组6.3.2 函数返回值6.3.3 在任务和函数结束前返回6.3.4 空函数6.3.5 使用名称传递任务/函数的参数6.3.6 增强型函数形式参数6.3.7 无形式
类和对象一、类的基本概念二、对象的创建和销毁三、对象句柄的深拷贝 与 浅拷贝四、类的特性4.1.封装4.2.继承4.3.多态包的使用 一、类的基本概念类class：是一种用来进行数据抽象的工具，将数据和对数据的操作封装在一起，提供建立对象的模板，可以看做是一种数据结构。对象object：是所属类class的某一特定实体（也称实例）。句柄handle：指向对象的指针，即内存的基地址。属性prope
Verilog语法中需注意的细节点1 1. integer 整型 须在 initial语句、always语句 外定义,Verilog区分大小写，关键字都是小写；
2 2. parameter 须在 module内部定义，局部常量；
3 3. define 可在任何地方定义(一般在module外部)，全局常量。
4 4. $monitor 只要参数变化就触发。必须放在 initial块 内部。
学习文本值和基本数据类型的笔记。1.常量（Literal Value）1.1.整型常量例如：8‘b0 32'd0 '0 '1 'x 'z省略位宽则意味着全位宽都被赋值。例如：wire [7:0] sig1;
assign sig1 = '1; //sig1 = 8'b111111111.2.实型常量支持小数或者科学型表示，例如：3.14 2.0e3real a = 3.14
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2024-02-09 12:01:51
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目录一、随机约束和分布1.权重分布2.集合成员和inside运算符3.条件约束4.双向约束二、约束块控制三、随机函数四、数组约束五、随机控制1.randsequence2.randcase 一、随机约束和分布rand表示每次随机化这个类时，这些变量都会赋一个值。randc表示周期随机性，即所有可能的值都赋过后随机值才可能重复。随机属性需要配合SV预定义的类随机函数randomize()使用。即只
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2024-07-04 05:27:02
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数字硬件建模SystemVerilog-结构体（一） 结构体结构体用于将多个变量组合在一个通用名称下。设计通常具有逻辑信号组，例如总线协议的控制信号，或状态控制器内使用的信号。结构体提供了将这些相关变量捆绑在一起的方法。结构体中的所有变量都可以单个赋值，或者每个变量都可以单独赋值。结构体包可以复制到具有相同定义的另一个结构体，并通过模块端口、任务或函数进出。结构体声明结构体是使用struct关键
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2024-04-26 21:48:31
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1 Structual Data Types结构数据类型可以被建模为硬件中之间的连线。reg类型可以保持值知道下一个新的值被放进去，就像一个硬件寄存器组成部分。需要注意的是wire和reg信号的声明是在一个模型中，而不是一个initial或者always语句块中。一般而言，它们起初的状态是未知的，那么reg类型的值是x，wire信号的值是z，其中x表示是未知值，z表示是高阻态。0,1则分别表示高低
类是一种可以包含数据和方法(function,task)的类型。 例如一个数据包，可能被定义为一个类，类中可以包含指令、地址、队列ID、时间戳和数据等成员。类的三要素：封装、继承、多态OOP（面向对象编程）术语类(class) : 包含成员变量和成员方法。 对象(object):类在例化后的实例。句柄(handle) :指向对象的指针。原型(prototype) :程序的声明部分，包含程序名、返回
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2024-04-01 00:37:04
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问题一：动态类型转换和静态类型转换的区别？$cast:基本语法$case(A,B)实际上是A=B；A表示目的端，B表示源端。（downcasting）类型向下转换$cast 动态类型转换，转换失败会报错。`静态类型转换，转换时报不报错问题二：$cast是function还是task？据语境，仿真器会自动选择执行task或是function，task在不需要返回值时执行，而function在需要返回
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2024-05-26 10:51:55
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SystemVerilog在Verilog的基础上增加了递增操作符++和递减操作符–。使用方法与C语言中一样。递增和递减是阻塞赋值，所以一般都只用在组合逻辑中。// 这两条语句是相同的
i++;
i = i + 1;// 下面这样就是错误的，不能写在时序逻辑中，所以要写成count <= count + 1;
always_ff @ (posedge clock)
if(!resetN)
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2024-08-06 22:16:12
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面对着设计复杂性的日益增加、IC容量的扩大、成本的上升、风险的提高、工程产量的停滞甚至衰退，以及推向市场的速度的减慢，我们整个行业把希望寄托在高级的设计、验证和调试语言上。这些语言是建立在过去的经验和教训上的，并结合了最近的成果，开启了一扇通往创新设计、验证和调试的门。
SystemVerilog就是这样的一种语言，它基于Verilog-2001而建造，吸收了
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2024-08-16 18:08:32
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Integer a = 100,b = 100,c=130,d=130; System.out.println(a == b); System.out.println(c==d); 打印结果为: 第一个是true; 第二个是flase； 原因：a,b,c,d四个变量都是integer对象的引用,所以
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2018-07-23 13:46:00
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