FPGA 端：
原创
2024-07-21 15:31:58
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DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，简称为 DDR4 SDRAM），是一种高速动态随机存取存储器，它属于 SDRA
原创
2024-07-08 14:34:43
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对于熟悉Intel FPGA的老（gong）司(cheng)机(shi)来说，外部存储器的控制早已是轻车熟路，但是对于新手，DDR3/DDR2 的IP使用也许并没有那么简单，不过没关系，骏龙的培训网站（www.fpgadesign.cn）上有免费的视频教程可以帮助大家快速的熟悉DDR3/DDR2 IP核的使用。今天我来分享下在使用DDR3/DDR2的IP时常有新手遇到的两个错误的解决
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2024-03-25 08:24:57
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在现代FPGA设计中，使用Nios II处理器进行DDR（双数据速率动态随机访问内存）读写操作是一项基础与重要的任务。本文将详细记录如何解决Nios II读写DDR的过程，包括环境准备、分步指南、配置详解、验证测试、优化技巧和排错指南。
## 环境准备
为了顺利完成Nios II与DDR的通信，我们需要提前准备开发环境及依赖软件。
- **前置依赖安装**：
1. Quartus Pri
在搜索栏中输入 MIG，此时出现 MIG IP 核，找到 DDR4 SDRAM(MIG)。上图所示的是 MIG IP 核的 Basic 配置界面，配置信息作出说明：Comp
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2024-07-15 11:56:02
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实验任务：将数据(data_in),存入ddr，然后读出，验证输入输出数据是否相等。前言接上一篇（3）MIG的使用教程MIG配置如下：系统时钟sys_clk = 200Mhz系统复位sys_rst 低有效模式：4：1位宽：注：由于选择的DDR3的突然长度为8，所以mig的数据位宽=16*8=128bit，对应到代码即app_wdf_data[127:0] , app_rd_data[127:0]。
原创
2023-10-23 21:53:11
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7月15日消息 作为计算机内存发展的重要里程碑，今天，JEDEC固态技术协会发布了下一个主流内存标准DDR5 SDRAM的最终规范。DDR5是DDR标准的最新迭代，DDR5再次扩展了DDR内存的功能，将峰值内存速度提高了一倍，同时也大大增加了内存容量。基于新标准的硬件预计将于2021年推出，先从服务器层面开始采用，之后再逐步推广到消费者PC和其他设备。外媒anandtech报道，和之前的
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2023-07-29 22:52:14
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在ARM架构的Linux系统中，读写DDR是一项常见的操作。DDR（Double Data Rate）是一种双数据率的动态随机存取存储器，广泛应用于各种嵌入式系统和计算设备中。在ARM架构的Linux系统中，通过使用ddr命令可以进行DDR的读写操作。
在ARM架构的Linux系统中，ddr命令是一个非常实用的工具，可以帮助开发人员轻松地对DDR进行读写操作。通过ddr命令，开发人员可以直接操作
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2024-04-10 10:50:48
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/*通过这篇文章，我终于知道 DDR 与 SDRAM、DDR2 是三样产物*/ 严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内
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2024-06-20 19:59:06
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目录1、DRAM单元阵列1.1、DRAM基本单元1.2、cell阵列1.3、cell阵列的读取1.4、DRAM刷新2、DRAM芯片的读写2.1、必须的周围逻辑2.2、完整的读过程（重点）2.3、完整的写过程2.4、时间消耗和行缓存3、DRAM系统层次3.1、bank划分3.2、存储芯片/chip3.3、rank和DIMM4、burst猝发模式5、bank并行和内存交错6、小结如果你是一个EECS专
DDR2 IP系统框图2. IP参数设置1) 时钟设置PLL reference clock freqency是参考输入时钟，一般由外部晶振或外部PLL输出提供Memory clock freqency是DDR时钟，一般CYCLONE IV最快只能支持200M，根据不同的型号和BANK而不同Controller data rate有Full和Half模式，选择Half模式后，Local inter
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2016-08-19 18:15:16
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理论极限值是可以计算的：1333MHz * 64bit（单通道，双通道则128bit） / 8（位到字节单位转换） = 10.664GB/s。这只是理论，实际发挥还要看内存控制器，实际上1333单条跑出来...
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2016-03-03 15:50:00
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EM算法
所谓EM算法，指的是就是Expect-Maximum算法，是一种非常有用的算法。假设这么一个问题，我们有一堆样本集合X，我们已知该样本总体的分布类型（比如是高斯分布），但是我们不知道这个分布的参数具体是多少，我们希望有方法能够根据这些观测到的样本集合来估计出这个分布的参数。怎么办呢？于是就有了极大似然估计，该方法思路很简单，计算出这些样本出现的分布概率公式，该公式肯
理论极限值是可以计算的：1333MHz * bit（单通道，双通道则128bit） / 8（位到字节单位转换） = 10.6GB/s。这只是理论，实际发挥还要看内存控制器，实际上1333单条跑出来的数据在7～9GB/s差不多了。首先，实际中我没见过内存速度超过10GB/s的情况，不知道是不是题主你把单位弄错了？实际见过的像RamDisk之类的软件，连续读写能达到的速度也不过5~8GB/s左
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2018-10-22 09:21:00
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制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清楚。
原创
2021-08-20 13:39:57
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制造商会以一系列由破折号隔开的数字来宣布存储时序（例如5-5-5-5、7-10-10-10等）。 CAS延迟始终是这些序列中的第一个数字。那其他的数字呢？这篇文章会讲这些数字代表的含义讲解清楚。
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2022-01-27 11:03:40
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1： 首先测试ddr3的时候。 要产生Mig核。这个核是免费的。
2： 要ddr3的时钟来。一个是系统时钟，一个是用户时钟。如果是晶振提供的就是单端时钟，如果是fpga 输出的时钟就是NO buffer。
管脚是在产生ip核的界面，要设置对。产生ip之后。 可以生产example例子工程，这个工程就是测试ddr3的，当然这个工程里面还有防止文件，系统都产生好了。
只要开始仿真就可以观察信号波形。
原创
2021-08-03 21:41:50
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FPGA学习之DDR3读写实验原理简介配置原理程序代码约束文件设计文件 参考正点原子视频 原理简介DDR3 SDRAM常 简称 DDR3 是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用，特别是应用在涉及到大量数据交互的场合，比如电脑的内存条。对DDR3的读写操作大都借助IP核来完成，本次实验将采用 Xilinx公司 MIG IP核来实现DDR3读写测试。 DDR3相对于SDRAM
FPGA实现高带宽NVMeSSD读写——纯逻辑实现项目背景方案介绍测试平台测试方案测试硬盘：测试结果：IP连续数据读写测试结果：IP实现及测试中的问题Xilinx官方IP：AXI Interconnect硬盘厂商的调教：队列深度结语 项目背景在两年之前的帖子《FPGA实现高带宽NVMe SSD读写》中，我们实现了一个基于PS和PL端的高速NVMe SSD IP。这个IP在我们自己的系统中使用正常
第二十三章 EEPROM读写测试实验EEPROM是一种用于计算机系统的非易失性存储器，也常在嵌入式领域中作为数据的存储设备，在物联网及可穿戴设备等需要存储少量数据的场景中也有广泛应用。本章我们学习EEPROM的读写操作并进行EEPROM读写实验。 本章包括以下几个部分： 23.1 EEPROM简介 23.2 实验任务 23.3 硬件设计 23.4 程序设计 23.5 下载验证 23.1 EEP
