·现在就是对loop filter的两个电容和一个电阻值不知道该怎么取，·还有一个就是VCO里面的系数不知道该怎么取，基本机构如用simulink构造出来。分频...
原创
2022-10-10 15:48:00
333阅读
1.算法概述随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。(1)数字环路鉴相器（DPD）数字鉴相器也称采样鉴相器，是用来比较输
原创
2022-12-22 23:27:17
369阅读
好久没更新了。这几天研究了DPLL提取位同步时钟的FPGA实现。DPLL和PLL一样，由鉴相器、环路滤波器和数控振荡器组成。 下面就是DPLL的基本框图。 1.超前-滞后性数字鉴相器 鉴相器的功能是检测本地估量信号和输入信号sigIn的相位关系。但只提取输入信号sigIn边沿处的相位关系。所以我们先由D触发器和异或门获得携带输入信号边沿信息的脉冲序列。在输入信号sigIn边沿处，如果本地估量信号
转载
2024-07-15 12:55:39
65阅读
8A34005-000NLG IEEE 1588 系统同步器根据 IEEE 1588 精确时间协议（PTP）和同步以太网（SyncE）生成超低抖动的精确定时信号。PLL通道可以独立充当频率合成器、抖动衰减器、数控振荡器(DCO)或数字锁相环(DPLL)。
原创
2024-04-26 14:55:02
546阅读
目录确认DDR时钟源选择确认DPLL POSTDIV 时钟频率重新设置DDR时钟频率确认DDR时钟源选择PERI_CRG13 为SOC 频率配置寄存器PERI_CRG13 为SOC 频率配置寄存器
表3-7 CRG寄存器概览（基址是0x1201_0000）
偏移地址 名称 描述 页码
0x0034 PERI_CRG13 S
转载
2024-03-31 20:24:58
1749阅读
锁相环的设计以verilog程序编写有不同的方式，此次只是简单的进行设计，但与网上的大部分版本不同。
采用鉴频鉴相器，K模加减计数器，脉冲加减计数器式数控振荡器，小数分频器。
鉴频鉴相器的程序如下：
module DPLL_PFD(fin1,fin2,up,down);
input fin1,fin2;
output up,down;
wire reset
数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种基于数字信号处理技术的锁相环电路。它通过对输入信号进行采样、数字滤波、相位检测和调整等一系列处理，实现对输入信号的频率和相位进行精确跟踪和控制。数字锁相环的基本结构与传统的锁相环类似，由相位检测器（Phase Detector）、低通滤波器（Low-pass Filter）、控制电压产生器（Control Volt
原创
2023-09-08 08:37:20
241阅读
从零开始编写SAT求解器（一）源起 背景知识 SAT问题 DIMACS文件 DPLL算法 项目架构 从零开始编写SAT求解器（一） 源起 最近在github上看到了非常有名的cryptominisat开源项目。目前的SAT问题自动求解器有在线版的MiniSAT。正好最近一直在写Java和python，C++有点生疏，而网上有大神用Haskell实现了简易的SAT求解器，就想用C++写一个自己的SA
ATOM是ARU链接的时钟输出单元。其基本功能和TOM类似，都是时钟输出，结构上也是相似的。不同点是，ATOM可以通过ARU和其他单元链接起来，如DPLL、MCS、PMS等，可以用来产生复杂的输出波形。今天我们来看看ATOM的基本结构及其工作方式。 1、ATOM的结构 1.1、ATOM的基本结构 每个ATOM有一个TGC单元，控制8个输出通道。这种结构和TOM是一模一样的，只不过每个TOM单元有两
转载
2023-09-22 11:01:03
516阅读
