前情回顾（1）ZYNQ中PS端MIO操作（2）ZYNQ中PS端MIO中断（3）ZYNQ中PS端UART通信（4）ZYNQ中PS端XADC读取1. 读写DDR底层结构zynq 7000 SOC的HP口是High-Performance Ports的缩写，如下图所示，一共有4个HP接口，HP接口是AXI Slave设备，我们可以通过这4个HP接口实现高带宽的数据交互。实现PL读写PS端挂载的DDR
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2021-03-23 17:01:27
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Vivado创建带AXI slave接口的IP—PS控制PL侧的LED
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2023-01-03 14:28:43
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`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 20 ...
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2021-08-12 09:56:00
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信号名称：读写流程：1、IDLE：系统初始化状态，此时没有传输操作，也没有选中任何从模块。 2、SETUP：启动状态，当有传输要进行时，PSELx=1,，PENABLE=0，系统进入SETUP状态，并只会在SETUP状态停留一个周期。当PCLK的下一个上升沿到来时，系统进入ENABLE状态。 3、ENABLE：在总线进入SETUP状态的下一个时钟上升沿处，需将PENABLE信号拉高进入ENABLE
软件版本：vitis2020.2(vivado2020.2)
操作系统：WIN10 bit
硬件平台：适用XILINX A7/K7/Z7/ZU/KU系列FPGA(本文使用米联客(milianke)MZU07A-EG开发板)
9.1概述
本文在 AXI_DMA_LOOP 环路测试架构的基础上，在 DATA FIFO 端加
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2021-08-14 21:38:26
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(Snoop Control Unit)，用来保持双核之间的数据Cache的一致性，两个ARM-Cortex A9，如果一个写存储时只写进缓存，没写进主存，如果第二个A9读操作，涉及到第一个写脏了的数据段， SCU要保证第二个A9的缓存里是最新的数据。系统级看门狗定时器， 这个看门狗的时钟和复位信号，都可以来自于芯片外部， 这样，即使系统有严重故障，比如时钟频率
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2023-01-16 10:39:45
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工具Xilinx SDK 2018.3文件mini系统镜像文件：BOOT.BIN,image.ub
emmc系统镜像文件：rootfs.tar.gz,zImage,system.bit,system.dtb,causeflag_judge.sh及其他必要文件烧写方式JTAG烧写步骤mini系统step1打开SDK，workpace选择创建完成的硬件工程所在文件夹（.hdf，注意：新版为.xsa工程
在生成VDMA，GPIO，IIC后，会生成对于的bsp板级包。这里我不打算进行深入学习（不会尝试自己去写这份ps代码），要求能较为深入理解ps工作的原理即可，依旧不去细看HDMI模块相关。 首先导入了几个库，然后定义了几个宏，这里有一个要注意的，define这里有的根据英文意思就能知道分别对应什么功 ...
AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、
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2011-01-19 11:03:55
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本文的目的：在XCZU21DR环境下，PS给PL提供一个100MHz的时钟，PL端根据此时钟产生1S信号，点亮LED。
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2023-01-14 02:13:35
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实现了PL端调用PS端的100MHz时钟，并实现非精确的分频，产生1Hz信号，点亮LED
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2023-01-06 00:08:31
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文件读写： # author:zingerman
f = open('testfile','a',encoding='utf-8')#'r':只读 'w':只写 'a':增加 f其实就是一个文件的句柄，是文件的内存地址#data=f.read() #读文件的内容 （）内可指定参数，（10）表示读取十个字符，默认读所有内容
#print(data)
#f.write('
上一节中分别独立实验了Zynq的PS端和PL端，并初步实验了PS端先硬件再软件的开发流程和IP核设计的设计方法。第一节中提及到：Zynq是以PS端的ARM处理器系统为核心的，PS端和PL端是通过AXI总线，并且Xilinx已经提供了各种AXI通信的IP核，接下来的实验中将会更加明确的体验到利用IP核设计的设计方法。1.PS点亮PL的LED1.1.实验目标板载的LED和RGBLED都是接在PL...
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2022-03-25 15:20:17
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上一节中分别独立实验了Zynq的PS端和PL端，并初步实验了PS端先
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2021-07-13 14:43:27
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转自：https://blog.csdn.net/h244259402/article/details/83993524 PC：Windows 10 虚拟机：ubuntu 16.04 vivado：2017.04 的的PetaLinux：2017.04 开发板：黑金AX7010 根文件系统：debi
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2018-11-13 17:19:00
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AXI总线是一种高性能、高带宽、低延迟的片内总线，AXI协议描述了主从设备数据传输的方式。主设备和从设备通过握手信号建立连接（VALID和READY），握手信号包括主机发送的VALID信号，表示数据有效，从机发送的READY信号，表示从机准备好了接收数据。当VALID和READY都有效的时候传输开始。AXI总线分为五个通道：1. 写地址通道，包含AWVALID，AWADDR, AWREADY信号；
一、AXI协议概述1、AXI接口AXI是一个接口规范，定义IP的接口，而不是互联本身。只有两种AXI接口类型，主机（Manager）和从机（Subordinate），接口类型对称，所有的AXI连接都在主机接口和从机接口之间。 AXI互联接口包含相同的信号，使得不同IP集成相对简单。上图直接连接主机和从机，没有额外的逻辑，提供了最大的带宽。AXI是点对点结构，而不是总线结构。 如果需要多个
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2024-03-23 16:43:08
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AXI4.0总线协议简介Advanced eXtensible Interface (AXI) protocol是有ARM公司提出的高级可扩展接口协议，在AMBA4.0中将其修改升级为AXI4.0。主要包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream这四种。Xilinx从Spartan-6和Virtex-6设备开始，引入了AXI协议，因为其优点有很多，就不罗嗦了。
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2024-07-02 22:06:09
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---恢复内容开始---AXI DMA：为内存与AXI4-Stream外设之间提供高宽带的直接存储访问，scatter/gather功能可将CPU从数据搬移任务中解放出来。在ZYNQ中，AXI DMA就是FPGA访问DDR3的桥梁，受ARM监管。AXI-DMA IP核有6个接口 ：S_AXI_LITE是ARM配置dma寄存器的接口；M_AXI_SG是从（往）存储器加载（上传）buffer desc
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2024-03-28 08:39:39
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由于该系列文章阅读有顺序性，所以请跳转至该系列文章第一篇从头开始阅读，并按照文章末尾指示按顺序阅读，否则会云里雾里，传送门在此： 《AXI_01 《AXI总线系列文章》由来》目录1 简介2 AXI总线2.1 三种AXI总线2.2 三种AXI接口2.3 AXI协议2.3.1 AXI握手协议2.3.2 AXI突发读时序2.3.3 AXI突发式
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2024-04-23 18:03:29
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