目前的高速ADC/DAC器件普遍采用JESD204B协议，204b参数中有个参数M有点令人费解，M的定义如下：M is the JESD204B parameter for converters per link对于某些adc、dac，M基本上就表示几个adc、dac核，对于某些adc、dac，M可能会又各种值，这对我们选择模式造成了一定困扰。之所以对于一款adda器件，M会各种变化，是因为现在的
USB TypeC & USB-PD & USB接口类型24P USB-TypeC 引脚定义母头/母座公头/插头引脚功能定义引脚功能分布情况16/12P USB-TypeC 引脚定义16Pin和12Pin其实是同一种接口6P USB-TypeC 引脚定义CC1、CC2的作用 - 设备识别、PD快充PD及各厂商快充协议区分 - 扫盲链接USB-PDUSB传输速率USB2.0/3.0
JESD204B系统的整体硬件连接示意图: JESD204B协议的外部互连时钟与控制基础概念：1 Device clock(设备时钟) 设备时钟是JESD204B系统里每个芯片(ADC、DAC、FPGA)的参考时钟。每个芯片的设备时钟必须同源，且每个芯片内部的帧时钟和本地多帧时钟均由设备时钟产生，这些时钟之间的倍数关系均依赖于JESD204B的不同子类(subclass)。 子类0: 设备时钟、帧
M和NM表示单片芯片上转换器的个数。 N表示转换器的分辨率。 比如一个4通道14位的ADC器件，M为4，N为14.N’N’ 定位为word 长度。N’的计算为首先把N打散成一个个的nibble,每个nibble为4bit.对于14bit和16bit的分辨率，都是4个nibble,12位的就是3个nibble.N’就是使用nibble个数乘4得到的值。如果在发送和接收端把N’设定为16，可以实现
1.心血来潮看自己能不能参考时序图重新写一个IIC驱动,加强一下时序图的理解。记录下来，以后遇到此类的IIC时序的芯片可以直接操作。先说说自己参照手册来写AT24c02的IIC低层驱动，从写完到最后调试成功所遇到的问题： 1.先确定SDA、SCL两根线的硬件连接。 (由于自己换了一套开发板，自己当时没有意识到，最后发现了)。 2.先调串口便于打印调试 (但是之前调试好的代码
API开发平台是指一种能够帮助企业快速交付业务应用的平台，实现了企业的降本增效目标，同时也实现了企业快速开发，快速交付的目标。随着计算机技术的飞速发展和计算机网络的大面积普及，企业信息化建设逐步深入，企业内部以及企业内部与外部建立起越来越多的业务应用系统，如何整合企业的现有IT资源，使企业中计算机孤岛式的应用向集体协作的方向发展，发挥资源效益的最大化，降低企业成本，正在逐渐成为企业关注的重要问题。
一、JESD204 配置方式： Configuration1、Transmit or Receive: 选择是作为接收机还是发射机2、LFMC : 默认值3、Number of lanes : 传输的通道数，根据实际需求选择4、pattern：模式的选择，正常情况下两个都不选5、clocking options: AXI_lite总线配置IP核的时钟频率、以及触发位置(下降沿
1. S3C2451支持的显示屏接口类型及其工作原理LCD控制器把位于系统内存(systemmemory)的视频缓冲区(video buffer)中的图像数据(image data)传送给一个外部的LCD驱动接口。S3C2451支持两种驱动接口，一种是常见的RGB接口，其他的就是另一种I80系统接口，也叫I80接口，这是I80接
2006年初由JEDEC委员会初次发布JESD204接口协议，2008年改版为JESD204A，JESD204A接口协议开始支持多路串行通道传输，2011年8月再改版为当前最新版本JESD204B接口协议。表1为三种JESD204性能对比。 表1为三种JESD204性能对比 由于JESD204B接口和常规接口相比不需要随路时钟线，采用CDR技术从数据流中恢复时钟， 不需要链路对齐，通过利用控制字符
掌握JESD204B（二）–AD6676的调试配置部分时钟芯片HMC7044配置HMC7044芯片说明AD芯片AD6676JESD204B接口配置JESD PHY配置JESD配置数据接收部分 配置部分时钟芯片HMC7044配置HMC7044芯片说明HMC7044芯片框图： 本项目中使用的芯片模式为外时钟（输入100MHz晶振），PLL1使能模式，VCO频率为2400MHz；时钟配置关系如下： a
在数字通信系统中，由于发送端的时钟和接收端的时钟来自于不同的本地振荡器，二者之间不完全同步，同时信号传输过程中存在延迟问题，导致接收端无法在每个符号的最优判决点上采样。以及由于带通滤波器的存在使得信号有一部分失真，这将会降低采样点数据的信噪比，同时也会带来码间干扰，增大信号解调的误码率，恶化通信系统的性能。 在所有的无线通信系统中，接收机不仅必须将时钟频率恢复到与接收的数字信号保持一致，还需要确定
从IP 核的提供方式上，通常将其分为软核、硬核和固核这3 类。从完成IP 核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用使用性最高。 软核 (Soft IP Core)
VGA采集卡PCI Express接口标准有何特点1)点对点连接方式和传统的PCI总线相比，PCI Express在工作方式上有了根本的革新--采用点对点总线连接方式。我们知道传统的PCI总线是以独占带宽的方式进行工作的，任何一个时间PCI总线上只能有一个设备进行通讯，一旦PCI总线上设备增多，总线 控制权争用的问题就会严重制约PCI设备性能的发挥。PCI Express总线采用了点对点的连接方式
ADI 的codec和DSP的数据传输1939的数据传输ADC和DAC串行数据模式默认为I2S。 还可以将端口编程为左对齐，右对齐和TDM模式。 字宽默认为24位，可以设置为16或20位。对TDM模式：AD1939串行端口还具有几种不同的TDM串行数据模式。 第一种也是最常用的配置如图12和图13所示。在图12中，ADC串行端口输出一个数据流，该数据流由四个片上ADC和四个未使用的插槽组成。 在图
1、分立器件综合参数测试仪 1.1、产品宣传手册 1.2、货物品牌、型号 货物品牌：西安易恩电气 型 号： ENJ2005-B 尺 寸： 450x570x280mm 质 量： 35KG 环境温度：15~40℃ 工作电压：AC220V±10%无严重谐波 电网频率：50Hz±1Hz 通信接口：USB RS232 联系电话：152 4920 25721.3、产品概述 设备扩展性强，通过选件可以提高
项目场景：AD9176 mode10调试记录问题描述调试AD9176的过程中发现有时FPGA与DAC之间的JESD204B建链正常，但是出现了偶尔重新加载bit或者重启硬件后出现输出不正常的现象。如图1，此时DAC NCO配置为1.8GHz，FPGA产生的信号频率为9MHz。在频谱中显示出现多个峰值信号。在此状态下，FPGA与DAC之间的JESD204B建链正常，sync信号稳定输出高电平，且通过
本文为明德扬原创文章，转载请注明出处！进行工程的功能调试时，对AD9144,AD9516进行参数配置是非常重要且必不可少的，这过程中遇到了以下问题。一、问题1在我们使用上位机软件进行配置时发现上位机的log记录中有写入参数而无读出参数，这个问题有两种可能性，一是参数没有写入进去所以读出来的参数都是0，二是写进去了但是在读参数时出错了。如图所示：对此我们怀疑是否是网路通信有问题，检查发现PC与FPG
原创
2022-07-16 09:40:26
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原理介绍1、分频FPGA设计中时钟分频是重要的基础知识，对于分频通常是利用计数器来实现想要的时钟频率，由此可知分频后的频率周期更大。一般而言实现偶数系数的分频在程序设计上较为容易，而奇数分频则相对复杂一些，小数分频则更难一些。1）偶分频系数=时钟输入频率/时钟输出频率=50MHz/5MHz=10，则计数器在输入时钟的上升沿或者下降沿从0~（10-1）计数，而输出时钟在计数到4和9时翻转。2）奇分频
JESD204B/MIPI/视频拼接/激光测距项目FPGA教学课程
原创2023-01-13 19:32·明德扬FPGA科教
实战项目阶段
明德扬FPGA就业班提供源工程进行学习。根据学员基础的完成情况，原则上学习越积极越快，可以学到的项目越多，越复杂。
下表是仅列出一部分项目，项目会动态增加。
全部项目提供源工程和代码进行学习，并且会要求实现功能升级和优化等工作，做到既能学习项目，又能参与项目研发的目的。
一、某大数据处理项目
本工程实现大数据通过多路10G光纤传输到FPGA，FPGA将数据保存到DDR3，然后读出上送给PCIE的功能。
多路10G光纤的传输
高速DDR3缓存
高速PCIE的通信
原创
2023-01-14 10:47:10
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.实际工作中用到的一些场景：提取某个特定的值提取多个值按条件取值阵列取值（返回所有元素的列表/数组）提取多个值Jsonpath提取器需要另外安装下载plugins-manager.jar加入其加入JMETER_HOME/lib/ext目录，重新启动JMeter，点击Options > Plugins Manager顶部菜单，选择Available Plugins标签，选择Json Plugi
