文章目录ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习前言IP核的配置仿真验证复位后FIFO满标志数据写入数据读取可编程满和可编程空信号附录软件版本仿真代码参考资料ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习前言基于 ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习，主要在于IP核的时序、使
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2023-07-11 15:57:39
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Ip核_fifo
原创
2012-10-18 20:01:39
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ZYNQ 实际上是一个以处理器为核心的系统，PL 只是它的一个外设。Zynq-7000 系列的亮点在于它包含了完整的 ARM 处理器系统，且处理器系统中集成了内存控制器和大量的外设，使 Cortex-A9 处理器可以完全独立于可编程逻辑单元。而且实际上在 ZYNQ 中，PL 和 PS 两部分的供电电路是独立的，这样 PS 或 PL 部分不被使用的话就可以被断电。在前面我们介绍 SOPC 时提到过，
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2023-07-17 11:38:52
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### Nios串口FIFO
在嵌入式系统的开发中，串口通信是非常常见的一种方式。而Nios串口FIFO是一个可用于FPGA的串行通信组件，可实现高效的数据传输。本文将介绍Nios串口FIFO的基本原理、使用方法和代码示例。
#### 什么是Nios串口FIFO
Nios串口FIFO是一个用于Altera FPGA的串行通信组件。它包含一个FIFO缓冲器，可用于在Nios II处理器和外部设
原创
2024-04-09 05:29:44
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使用FPGA进行数据传输处理时，数据缓存是很关键的部分。FIFO作为一种简单的缓存方案，在FPGA开发中具有广泛的应用。 Xilinx为我们提供的FIFO IP核是一种先进先出（FIFO）内存队列，例化后，开发人员可自定义宽度、深度、状态标志、内存类型和写入/读取端口纵横比。FIFO利用顺
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2024-04-24 07:16:35
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串口由于使用简单，价格低廉，配合RS485芯片可以实现长距离、抗干扰能力强的局域网络而被广泛使用。随着产品功能的增多，需要处理的任务也越来越复杂，系统任务也越来越需要及时响应。绝大多数的现代单片机（ARM7、Cortex-M3）串口都带有一定数量的硬件FIFO，本文将介绍如何使用硬件FIFO来减少接收中断次数，提高发送效率。在此之前，先来列举一下传统串口数据收发的不足之处：（1）每接收一个字节数据
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2023-08-22 16:09:13
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目录Vivado 下 IP核之FIFO 实验1、FIFO IP 核简介2、实验任务3、程序设计3.1、FIFO IP 核配置3.1.1、“Basic” 选项卡下各参数配置3.1.2、“Native Ports”选项卡下各参数配置3.1.3、“Status Flags” 选项卡下各参数配置3.1.4、“Data Counts（数据计数）”选项卡下各参数配置3.2、时序图讲解3.3、顶层模块设计3.3
原创
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2023-06-18 00:43:41
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IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。 使用Verilog调用IP核 这里简单举一个乘法器的IP核使用实例，使用Verilog调用。首先新建工程，新建demo.v顶层模块。 添加
最近要研究串口通信，其中用到了overlapped结构，一直不能理解，今天在网上看到有人这样解释overlapped，太经典的解释了。OVERLAPPED结构主要在一些重叠IO等异步操作中起作用。 即：你需要操作系统传递一批数据，于是填了一个overlapped的订单，订单上写着从哪里（数据的偏移位置）开始传输，于是你去干别的事去了。系统完成传输就打个电话（激活hEvent）叫你验收，你
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2023-07-11 15:57:46
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IP核理论知识 IP（Intellectual Property）即知识产权，用于 ASIC 或 FPGA 中的预先设计好的电路功能模块。 优点：提高开发效率，减少设计和调试时间，加速开发进程，降低开发成本。 缺点：跨平台时IP核往往不通用。IP核是黑匣子，不透明，看不到核心代码。有些定制的 IP 核由于是不通用的，往往会有较高的收费，这也是一笔巨大的开销。IP 核有三种不同的存在形式：HDL 语
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2024-05-15 02:49:28
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IP(Intelligent Property)核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC阶段，IP核设计已经成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力体现。对于FPGA开发软件，其提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。 IP(Intellectual Pro
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2023-07-18 13:35:31
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Xilinx 7系列FPGA全系内置了一个ADC，称呼为XADC。这个XADC，内部是两个1mbps的ADC，可以采集模拟信号转为数字信号送给FPGA内部使用。XADC内部可以直接获取芯片结温和FPGA的若干供电电压（7系列不包括VCCO），用于监控FPGA内部状况。同时提供了17对差分管脚，其中一对专用的模拟差分输入，16对复用的模拟差分输入，不使用的时候可以作为普通的User I/O。一 .
UART串口收发过程与配置参考资料 《STM32Fx中文参考手册》第26章：通用同步异步收发器章节 开发板配套教程《STM32Fx开发指南》 串口实验章节笔记基于正点原子官方视频 视频连接https://www.bilibili.com/video/BV1Wx411d7wT?p=71&spm_id_from=333.1007.top_right_bar_window_history.con
0. 环境- Quartus 13 - EP4CE6E22开发板 - keil c51 - ag10kl144h（本工程兼容AGM）1. Create ProjectFile --> New Project Wizard位置：E:\Workspaces\Quartus\EP4CE6_Core\mc8051_hello 名字：mc8051_hellonext - next 选择芯
现在的FPGA设计，规模巨大而且功能复杂，因此设计的额每一个部分都是从头开始是不切实际的。一种解决的办法是：对于较为通用的部分可以重用现有的功能模块，而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码，而是直接调用Windows提供的API就行了。 IP(Intelligent Property) 核是具有知识产权核的集成电路芯核
**实现FIFO IP的流程**
在Kubernetes中实现FIFO IP的功能，可以通过以下步骤完成，包括创建Namespace、创建Service以及通过Headless Service实现FIFO IP的效果。
| 步骤 | 操作 | 代码示例 |
| ---- | -------------------------
原创
2024-05-06 11:48:33
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Wi-Fi连接过程 摘要：本文介绍了无线终端从发现Wi-Fi到连接成功可以通信的过程。概述Wi-Fi是无线局域网的一个标准，它依赖无线电来传输信号，但无线电本身是开放的，不能像有线网络那样谁都可以任意的连接使用。Wi-Fi定义了连接的过程分下面三部分：1 扫描就是发现Wi-Fi热点（或无线路由器）的的存在2 认证通过身份认证才能连接。3 关联把AP热点和终端进行连接。扫描过程Wi-Fi的
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2023-07-26 08:44:38
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Nor Flash是Intel在1988年推出的非易失闪存芯片，可随机读取，擦写时间长，可以擦写1~100W次，支持XIP（eXecute In Place）。本文以JS28F512M29EWH为例分析Nor Flash芯片的特性以及读、擦、写、查询等操作的具体实现原理。 1、芯片特性1）页大小32Bytes, 块大小128KB, 写缓冲区1KB（芯片厂家决定写缓冲区大小）2）随机或者按
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2023-12-10 11:46:09
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# NIOS II软核烧录的简单介绍
随着FPGA技术的发展，软核处理器如NIOS II受到了越来越多的关注。NIOS II是Altera（现为Intel）所推出的一款可定制的32位RISC处理器，用户可以根据需求选择合适的配置项。本文将介绍NIOS II的烧录过程，并提供一些代码示例，帮助大家更深入地理解这一技术。
## NIOS II软核简介
NIOS II处理器的一个显著优点是灵活性，
在自己电脑上用eclipse导入开发板官方的workspace的时候，比如PIO_led这样的，一编译就会提示
makefile:586: Warning: SOPC File E:/02-Item/Drive_Test_DBF/DBF_NIOS_Tset_20141017/DBF_CPU.sopcinfo could not be found.的错误信息，意思就是以前官方在建立这个worksp
原创
2021-07-05 13:41:01
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