本篇博客主要实现对组合逻辑电路的一些常用模块的实现。组合逻辑中，包括译码器，编码器，输入输出选择器，数值比较器，算法单元等。 先来实现编码器，最常用的8-3编码器，这里先讲一下要用到的case ，casex，casez三者的关系和区别。对于8-3编码器因为用到优先级编码，所以三者的区别。Casex中对于某些位呈现x或者z，对这些位比较就会忽略，不予
SystemVerilog在Verilog的基础上增加了递增操作符++和递减操作符–。使用方法与C语言中一样。递增和递减是阻塞赋值，所以一般都只用在组合逻辑中。// 这两条语句是相同的
i++;
i = i + 1;// 下面这样就是错误的，不能写在时序逻辑中，所以要写成count <= count + 1;
always_ff @ (posedge clock)
if(!resetN)
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2024-08-06 22:16:12
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常用的时序电路介绍这类电路的输出信号值仅却决于输入端信号值。 时序电路：时序电路的输出值不仅取决于当前的输入值，还取决于电路的历史状态，所以时序逻辑电路中包含保存逻辑信号值的存储元件，存储元件中的值代表了当前电路的状态。当电路的的输入信号值发生改变时，新输入的信号值可能使电路保持同样的状态，也可能使电路进入另一种状态，随着时间推移，输入信
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2024-10-25 17:38:07
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弄清楚阻塞赋值和非阻塞赋值的区别非常重要，否则我们就没有办法理解verilog里面的for循环的执行结果。 简单来说，阻塞赋值是给变量的现态赋值，非阻塞赋值是给变量的次态赋值。 所谓的现态，就是执行代码时变量的状态，也就是当前状态。次态，就是当前整个always代码块执行完了之后，变量是什么值，也就是下一个状态。注意：在同一分支下，对同一变量不能同时使用非阻塞赋值和阻塞赋值，否则编译不通过。 例如
verilog是硬件描述语言，描述数字逻辑电路用的。而for循环是软件代码中常用的逻辑。*（MNVCAT）*在将算法映射到硬件时，经常需要处理for循环。这里提出一种解决思路。本来是做一个比赛的，比赛做的不是很好，但是对于Verilog处理for循环有了很好的理解。（MNVCAT）①用模逆算法来举例子，因为有现成的代码可以使用哈哈哈。在实际处理过程中，我找到两种用来处理for循环的方法，一个是用寄
逻辑右移:不管最左边一位是0还是1,都补0.算术右移:右移是按最左边(高位)来补的(即如果是1就补1,如果是0就补0,不改变该位的值)知识补充计算机都是补码运算的（1）原码。原码的编码规则是：符号位0表示正，1表示负，数值部分用该数绝对值的二进制数表示。当整数时，小数点隐含在最低位之后；当纯小数时，小数点隐含在符号位和数值位之间，均不占位。通常用[X]原表示数X的原码。例如，设机器字长
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2024-05-06 10:08:35
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Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下：1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错3、for语句在always 外部，或者使用for循环例化模块，需要定义genvar变量，否则有些仿真工具会报错。
在C语言或者其他编程语言中for语句往往用作循环语句，但是在硬件电路Verilog中一般不在可综合代码中使用，因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。for语句的一般使用情况：在testben
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2024-05-28 09:47:00
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while，for，repeat，和 forever 循环。循环语句只能在 always 或 initial 块中使用，但可以包含延迟表达式。while 循环while 循环语法格式如下：while (condition) begin
…
end while 循环中止条件为 condition 为
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2024-07-14 07:55:27
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Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下：1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错3、for语句在always 外部，或者使用for循环例化模块，需要定义genvar变量，否则有些仿真工具会报错。
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2024-03-15 13:39:43
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SELECT * FROM ordertest_error_temp WHERE FROM_UNIXTIME(create_time,'%Y-%m-%d ')= CURDATE()AND( INSTR(url,'laiwunews.cn') OR INSTR(url,'.py168.com') OR
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2017-12-26 19:19:00
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SystemVerilog学习之路（3）— 定宽数组一、前言数组在数字验证当中是经常用到的，而且对于不同类型的数组其适用的应用场景也各不相同。二、数组声明在Verilog中对于数组的声明必须给出数组的上下界，但是在SystemVerilog中因为几乎所有数组都使用0作为索引下界，所以可以和C语言一样只给出数组宽度的便携式声明方式，如下为两种声明方式：int lo_hi[0:15]; // 16个i
上一章研究的是电路最基础的单元，CMOS反相器。这一章研究CMOS工艺的组合逻辑单路。 6.1 引言 与评价反相器一样，本章会考虑 面积、速度、能量、功率。 6.2 静态CMOS设计 静态互补CMOS电路是使用最广泛的逻辑类型。基本的优点继承了反相器的优点。 本节将介绍 互补CMO
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2024-04-03 14:44:17
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记录一下verilog重复例化的两种方式 目录0 前言1 for循环方式例化方法2 数组的方式例化4 一些其他的技巧0 前言这段时间例化了挺多mem，过程中也了解到了一些新的东西，在这里记录一下1 for循环方式例化方法先给出 sub_modulemodule sub(
input [7:0] din,
output logic [7:0] dout
);
目录赋值语句非阻塞（Non_Blocking）赋值方式（如b<=a）阻塞（Blocking）赋值方式（如b=a）条件语句if-else语句case语句避免latch锁存器的产生循环语句四类循环语句forever语句repeat语句while语句for语句块语句顺序块（也称过程块）并行块语句命名块嵌套块命名块的禁用生成块循环生成语句条件生成语句case生成语句赋值语句在Verilog HDL语
一、verilog语法1、计数器（课本上的版本）本来一直使用case版本，最近翻书看到的下面版本。module counter(
input clk,
input rst,
output reg [2:0]Q
);
parameter M = 5;//循环计数长度为5
parameter MM = M - 1;
wire Id;
assign Id = Q >= MM;
always @(p
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2024-10-21 08:10:58
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本章目录：1. 组合逻辑1.1 方式一：always @（电平敏感信号列表）1.2 方式二：assign 描述的赋值语句。1.3 常见的组合逻辑电路模块1.3.1 编码器1.3.2 译码器1.3.3 数据选择器1.3.4 加法器1.3.5 数值比较器2. 时序逻辑2.1 常见的时序逻辑电路模块2.1.1 移位寄存器2.1.2 计数器2.1.3 序列信号发生器3. 二者的不同点4. 补充知识4.1
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2024-07-12 07:45:56
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《数字电子技术》实验二和实验三实验报告
目录实验二 组合逻辑电路设计实验报告实验三 时序逻辑电路设计实验报告实验二 组合逻辑电路设计实验报告一、实验目的1.加深理解组合逻辑电路的工作原理。2.掌握组合逻辑电路的设计方法。3.掌握组合逻辑电路的功能测试方法。二、实验环境1、PC机2、Multisim软件工具三、实验任务及要求1、设计要求：用两片加法器芯片7
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2024-10-17 11:31:29
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文章目录一. 编码器I. 普通8线-3线编码器II. 8线-3线优先编码器 74HC148III. 二-十进制优先编码器 74HC147IV. 编码器的应用1. 利用简单编码器构成复杂编码器二. 译码器I. 普通3线-8线译码器II. 3线-8线译码器 74HC138III. 二-十进制译码器 74HC42IV. BCD-七段显示译码器 7448V. 译码器的应用1. 利用简单译码器构成复杂译码
优化sql1.合适的数据类型2.索引3.优化建议4.解决思路5.explain字段的含义 1.合适的数据类型1.使用可存下数据的最小的数据类型，整型 < date,time < char,varchar < blob。 2.使用简单的数据类型，整型比字符处理开销更小，因为字符串的比较更复杂。如，int类型存储时间类型，bigint类型转ip函数。 3.使用合理的字段属性长度，固
