上一章研究的是电路最基础的单元，CMOS反相器。这一章研究CMOS工艺的组合逻辑单路。

 

6.1 引言

  

  与评价反相器一样，本章会考虑 面积、速度、能量、功率。

 

6.2 静态CMOS设计

 

  静态互补CMOS电路是使用最广泛的逻辑类型。基本的优点继承了反相器的优点。

  本节将介绍 互补CMOS电路、有比逻辑、传输管逻辑。

 

6.2.1 互补CMOS

  静态CMOS门的组成：PUN和PDN的组合。

  注意为什么PUN用pmos，另一个用nmos，因为pmos产生强1，nmos产生强0.

  实现一个N输入逻辑门所需要的晶体管数目为2N。

 

  静态特性：优点大致相同，但也有很多不同。

  1、dc特性：

  取决于输入模式，通过分析，可知上管导通，下管再导通时特性最好，同时导通特性最差。

  2、传播延时：

  先忽略内部节点电容。实际上延时也取决于输入模式，通路决定了电阻。因此串联的器件会使电路变慢。

  由于pmos迁移率低，应尽量避免层叠pmos器件。所以一般nand比nor好。

 

  考虑节点电容时，可以利用Elmore延时模型。

 

  虽然互补CMOS是非常好的逻辑门，但随着门的复杂性的增加，即扇入的增加，采用这一逻辑会产生两个主要问题：

  1、实现一个具有N个输入（扇出）的门，需要2N个管子。面积过大。

  2、本征延时是（最坏情况下）扇入数的二次函数。

 

  有多种技术可以降低大扇入的延时：

  1、调整晶体管尺寸，降低电阻，但过大又会增加电容。

  如果负载电容主要是本征电容，增加尺寸只能造成负载效应，不会对延时有影响。只有外部电容占主要时才可以这样用。

  2、逐级增大晶体管尺寸。

  3、重新安排输出。最慢到来的信号为关键信号。把关键路径上的晶体管靠近输出端可以提高速度。

  4、重组逻辑结构。

  把六输入改为两个三输出。

  

 

 

  现在考虑组合电路中的性能优化，孤立地考虑传播延时没有意义。应该放在电路中考虑。

  虽然真的不是特别懂，这里试着对几个概念进行通俗的解释：

  电气努力f（等效扇出、扇出系数）：门的外部负载和输入电容之间的比值

  p：代表该复合门的简单反相器的本征延时的比

  逻辑努力g：对于一个给定的负载，复合门必须必反相器更加努力才能得到类似的响应。或者说，表示一个门与一个反相器提供相同的输出电流时，它所表现的输入电容比反相器大多少。只与电路的拓扑结构有关。

 

  看例题的思路，对于一个多级组合逻辑，想要确定各级尺寸，需要求出门努力，再得到扇出系数，最后利用逻辑努力和电气努力求出尺寸。

 

 

  

  接下来讨论逻辑门的功耗：

  对于动态功耗，可以通过减小实际电容和开关活动来降低。

  ①逻辑重组：链型结构改为树形结构

  ②输入排序：推迟输入具有较高反转率的信号

  ③分时复用：分时复用单个硬件资源来完成多个功能是一种常用来实现面积最小的技术。

  如果传递的数据是随机的，那么是否复用将没有影响。如果信号有特殊的性质，那么分时复用可能会使功耗明显提高。

  ④均衡信号路径来减少毛刺

 

  总结：对于CMOS电路，稳定性很高，同时也可以随工艺缩小，然而N输入电路需要2N个晶体管，同时由于每个门对每个扇出要驱动两个器件，所以负载电容很大。因此需要其他更简单或者更快的逻辑电路。

 

 

6.2.2 有比逻辑

  有比逻辑试图减少完成指定逻辑功能的晶体管数量，然而代价往往是降低稳定性和付出额外功耗。

  显著优点：减少了晶体管数目，

  缺点：低电平非0，这样不仅降低了噪声容限，更重要的是引起了静态功耗。

  负载器件将对于下拉器件的尺寸可以用来调整诸如噪声容限、传播延时、功耗等参数。由于输出端的电压摆幅以及门的总体功能取决于NMOS和PMOS的尺寸比，所以该电路称为有比逻辑。

 

  借助差分和正反馈可以完全消除静态电流和大摆幅。

  即差分串联电压开关逻辑（differential cascode voltage switch logic，DCVSL）

  然而增加了设计的复杂性，还有渡越电流引起的功耗问题。

 

6.2.3 传输管逻辑

  略了

 

 

6.3 动态CMOS设计

6.3.1 动态逻辑：基本原理

  分为两步：预充电和求值

  重要特性：①逻辑功能由NOMS下拉网络实现，构成PDN的过程与静态CMOS完全一样。

                    ②晶体管的数目（对于复杂门）明显少于静态CMOS

                    ③无比逻辑。增大pMOS确实可以加快反转时间，但较大的预充电器件也会直接增加时钟的功耗。

                    ④只有动态功耗

                    ⑤开关速度较快，原因是减少了每个门晶体管数目，并且每个扇入对前级只表现为一个负载逻辑管，同时动态门没有短路电流。

 

6.3.2 动态逻辑的速度和功耗

  主要优点是：提高了速度，减小了面积。器件较少意味着总的负载电容小得多。

  预充电的周期与PMOS尺寸有关，应该避免太大，因为他会降低门的速度并增加时钟线上的电容负载。

  

  动态逻辑在功耗方面有明显的优势，主要由三个原因：1、实际电容小2、每个周期只翻转一次，毛刺不会存在3、没有短路功耗

 

6.3.3 动态设计中信号完整性的问题

  电荷泄露、电荷分享、电容耦合、时钟馈通

 

6.3.4 串联动态门

 

  主要实现方法有两个：

  ①多米诺逻辑：借助反向器

  ②np-cmos：不太懂

 

 

 

6.4 设计综述

 

无