本文由远航路上ing 原创，转载请标明出处。 这节笔记记录IP核的生成以及参数设置。 先再IP库里下载安装Framebuffer 的ipcore 并安装完毕。 一、IP核的生成： 1、先点击IP核则右边会出现生成对话框： 按箭头指示
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2023-07-15 16:48:33
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IP核开发流程IP核开发指南编写；IP核的设计；IP核的验证。IP核开发指南编写开发指南一般包括以下几个部分：目录结构管理规范；可交付项规范；文档结构规范指南；文档书写标准；验证平台开发指南；
Verilog HDL 编码指南。集成电路IP核标准体系：在IP核的开发过程中，都要遵循IP核的各项开发文档进行，IP核开发文档有：IP功能说明——IP Functional Spec. IP设计文档——I
简要介绍了3种IP核的概念
IP核概念IP（Intelligent Property）核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC阶段，IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力体现。对于FPGA开发软件，其提供的IP核越丰富，用户
科普：芯片行业所说的IP是个什么东西？ 前言：在芯片行业，人们经常用到IP这个词，例如IP开发、IP交易、IP复用、IP厂商、IP提供商等。行外人对此词可能觉得不明觉厉，不知所云。他们也许以为是说IP卡，也或者以为是互联网技术中所说的IP地址，其实都不是。本文就专门科普一下，说说芯片行业中IP到底是个什么东西。 “IC、IP、IQ卡，通通告诉我密码！”是电影《天下无贼》中范伟的
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2023-07-14 11:15:30
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0. 处理器简单分类：cpu也叫mpu - 微处理器或者中央处理单元，是计算机控制的核心，是控制的核心，同时可作为运算的核心，当然也可有其他的运算核心帮忙. mcu也叫soc - 微控制器也叫片上系统，功能涵盖了cpu等功能，同时芯片上集成了总线、外设、DMA等控制核心，也有rom和ram等运行必须的部件，不像cpu，需要连接好外围的核心才能工作，mcu需要很少的无源元器件即可工作.cpu或者s
使用FPGA进行数据传输处理时，数据缓存是很关键的部分。FIFO作为一种简单的缓存方案，在FPGA开发中具有广泛的应用。 Xilinx为我们提供的FIFO IP核是一种先进先出（FIFO）内存队列，例化后，开发人员可自定义宽度、深度、状态标志、内存类型和写入/读取端口纵横比。FIFO利用顺
国家IP核库： http://www.ipmall.org.cn/?action-ipcorealtera NIOS II: http://www.altera.com/products/ip/processors/nios/nio-index.html &
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2023-06-14 14:20:18
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在集成电路的可重用设计方法学中，IP核，全称知识产权核（英语：intellectual property core），是指某一方提供的、形式为逻辑单元、芯片设计的可重用模块。IP核通常已经通过了设计验证，设计人员以IP核为基础进行设计，可以缩短设计所需的周期。[1]IP核可以通过协议由一方提供给另一方，或由一方独自占有。IP核的概念源于产品设计的专利证书和源代码的版权等。设计人员能够以IP核为基
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2023-05-05 15:12:05
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basic information of IPCore
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精选
2014-07-09 14:53:36
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背景之前写过一篇博文：Xilinx IP核专题之PLL IP核介绍，讲的是如何用ISE的CORE generator产生一个PLL核的实际实现过程，写的也比较仔细，里面的参数是根据数据手册了解的，自从那篇博文写完之后，我一直觉得这样的理解还比较浅显，于是有了今天的这篇博文，一起认识一下这个时钟核的架构。The Clocking Wizard generates source code H...
原创
2021-08-30 16:13:05
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背景之前写过一篇博文：Xilinx IP核专题之PLL IP核介绍，讲的是如何用ISE的CORE generator产生一个PLL核的实际实现过程，写的也比较仔细，里面的参数是根据数据手册了解的，自从那篇博文写完之后，我一直觉得这样的理解还比较浅显，于是有了今天的这篇博文，一起认识一下这个时钟核的架构。The Clocking Wizard generates source code H...
原创
2022-04-14 15:00:46
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Ip核_fifo
原创
2012-10-18 20:01:39
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文章目录前言一、CORDIC ip核配置二、CORDIC ip核接口三、仿真波形四、工程文件 前言本文主要记录自己使用vivado CORDIC ip 核计算arctan的过程。一、CORDIC ip核配置下面是我测试工程的具体配置。 要计算arctan需要在Functional Selection选择为“Arc Tan”，结构默认为并行结构。Pipelining Mode可以设置为最大值（Ma
IP核（Intellectual Property core），即知识产权核。IP核是一段具有特定电路功能的硬件描述语言程序，该程序通常与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。由于IP核将一些在数字电路中常用，但比较复杂的功能块设计成可修改参数的模块
原创
2022-04-14 15:45:28
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文章目录ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习前言IP核的配置仿真验证复位后FIFO满标志数据写入数据读取可编程满和可编程空信号附录软件版本仿真代码参考资料ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习前言基于 ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习，主要在于IP核的时序、使
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2023-07-11 15:57:39
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生成DDR控制器
最近学习了DDR3控制器的使用，也用着DDR完成了一些简单工作，想着以后一段可能只用封装过后的IP核，可能会忘记DDR3控制器的一些内容，想着把这个DDR控制器的编写过程记录下来，便于我自己以后查看吧，哈哈哈，闲话少说开始工作。这个DDR3控制器分两节内容吧，第一节就是MIGIP核的简单介绍和生成这个IP核再介绍一下自己封装这个IP的整
以intel-altera quartus为例1. IP核例化呼出IP窗口：找到FIFO IP设置路径和文件名，然后点击ok建议所有ip放在项目目录下的某个固定位置，并为每个ip建个文件夹 ip的*.v文件名应当能够表明ip类型：FIFO配置界面 虽然界面上端显示共8页，但各页针对不同配置，并不是8页都能看到。 同步时钟一路next出现 page1、page2、page5、page6、page7、
前言记录自己用到的模块，随时补充。主要分类： 一、常用模块1-FIFOFIFO分为两种，一是输入输出时钟相同（Common clock）的 fifo ;二是输入输出时钟不相同（Independent clocks）FIFO常用于：跨时钟域操作和数据位宽转换。例如：两个独立的时钟域，独立的数据位宽，可以利用一个FIFO进行连接比如FIFO的一端时AD数据采集，另一端时计算机的PCI总线，假
IP核（Intellectual Property core），即知识产权核。IP核是一段具有特定电路功能的硬件描述语言程序，该程序通常与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。
原创
2021-08-20 14:22:32
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ZYNQ 实际上是一个以处理器为核心的系统，PL 只是它的一个外设。Zynq-7000 系列的亮点在于它包含了完整的 ARM 处理器系统，且处理器系统中集成了内存控制器和大量的外设，使 Cortex-A9 处理器可以完全独立于可编程逻辑单元。而且实际上在 ZYNQ 中，PL 和 PS 两部分的供电电路是独立的，这样 PS 或 PL 部分不被使用的话就可以被断电。在前面我们介绍 SOPC 时提到过，
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2023-07-17 11:38:52
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