手机随时阅读
新人专享大礼包¥24
module tb( input clk, input rst, input case_A, input case_B, input idata, output reg odata ); always@(posedge clk or posedge rst ) begin if(rst) odata<=0; else i...
Copyright © 2005-2022 51CTO.COM 版权所有 京ICP证060544号