前言，在仿真的时候， 有时候工程有点大，运行时间长。调试了一会，但有其他事情临时走开。想办完事再回来，接着仿真。有没有办法，保存已经在仿真的界面？免得，下次打开软件，还得run simulation。
经过摸索，前提是在已经看到波形窗口的时候，
依次点击 “File”---》”Simulation Waveform”-----> “save configuration”
然后会弹出一个对
原创
2021-08-11 00:28:57
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http://bbs.eetop.cn/viewthread.php?tid=595292 OS WIN7vivado 2015.4vivado自带的仿真器vivado project 包含一个block design， block design 中包含AXIPCIE, MIG, INTERCONNECTOR, 第三方IP，AXI APB BRIGE仿真并保存所有信号到wdb文件的步骤：1， si
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2017-05-20 13:19:04
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博主福利：100G+电子设计学习资源包！http://mp.weixin.qq.com/mp/homepage?__biz=MzU3OTczMzk5Mg==&hid=7&sn=ad5d5d0f15df84f4a92ebf72f88d4ee8&scene=18#wechat_redirect --------------------------------------
原创
2022-11-01 15:21:46
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上一篇中提到vivado仿真xilinx官方的axi 耗时过长、且每次缩放波形时加载慢的问题。后来用了正点原子的AXI DDR例程，将AXI DDR换成了AXI RAM进行读写测试，用以学习了解AXI的工作方式。在掌握了基本的AXI读写功能的情况下，感觉上文的AXI读写测试较为简单，若想要深入则必须吃透xilinx官方给的AXI 的例子。鉴于vivado仿真慢的问题，结合公司自带vcs
前言，在modelsim仿真的时候， 有时候工程有点大，运行时间长。调试了一会，但有其他事情临时走开。想办完事再回来，接着仿真。有没有办法，保存已经在仿真的界面？免得，下次打开软件，还得run simulation。分两个步骤走，前提是已经运行过仿真，modelsim里面，有仿真波形。第一保存成do文件(波形文件）。 第二保存成wlf文件（类似于工程文件）。第一步步骤1：在有波形的界面，如下图
原创
2021-11-04 23:13:49
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仿真是FPGA开发中常用的功能，通过给定测试激励，对比输出结果，来验证设计的功能性。本文将介绍vivado中仿真功能的使用。一、 仿真功能概述Vivado支持：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl等等仿真工具。vivado中的仿真可以分为三种：RTL级行为仿真：一种在综合和实现前用来验证设计的方法，主要用来检测
文章目录1、创建工程2、添加源文件（1）设计源文件（design source）（2）仿真源文件（simulation source）（3）约束文件（constraint）3、仿真（1）行为仿真（2）综合后仿真和应用后仿真4、RTL分析5、综合（synthesis）6-1、应用（Implementation）6-2、约束文件6-3、应用后仿真7、生成比特流文件（Generate Bitstrea
FPGA 学习笔记：vivado 仿真 二进制显示
原创
2023-03-06 15:59:47
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经过实践， vivado在仿真的时候，可以设置自己的仿真。也可以设置用modelsim来仿真。 当仿真的时候，选择了modelsim。 那么它实际就是调用了 C盘下安装的这个EXE。 当vivado里面，例化了XILINX 核的时候。 这些文件，modelsim是不知道的。因此需要新建一个文件夹（任意路径下都可以），让modelsim知道这个文件夹路径。
原创
2022-08-15 18:15:51
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红帽（Red Hat）是由红帽公司开发的一款基于Linux操作系统的发行版，它以稳定性、安全性和可靠性著称。在现代计算机领域中，Linux操作系统被广泛应用于各种嵌入式系统、服务器和个人计算机中。在进行嵌入式系统开发或者服务器应用开发时，通常会使用一些仿真工具来验证设计的正确性和性能。本文将介绍在Linux系统中使用Vivado和VCS进行仿真的方法以及相关的注意事项。
Vivado是由赛灵思公
仿真功能概述 仿真FPGA开发中常用的功能，通过给设计注入激励和观察输出结果，验证设计的功能性。Vivado设计套件支持如下仿真工具：Vivado Simulator、Questa、ModelSim、IES、VCS、Rivera-PRO和Active-HDl。 Vivado的仿真流程如下图所示： 仿 ...
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2021-08-04 17:10:00
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FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。软件使用Vivado 2018.1。参考工程：ddr3_sim。第一篇：DDR3和mig的介绍第二篇：mig IP的创建第三篇：mig IP用户读写时...
原创
2021-08-30 16:38:12
1622阅读
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。
原创
2022-04-15 10:05:25
1311阅读
1、组合逻辑 ①sim1 这是一个组合电路。读取模拟波形来确定电路的功能，然后实现它。 根据该波形，可知输出的q是a、b做与得到。因此代码如下： module top_module ( input a, input b, output q ); assign q = (a&&b)?1:0; // F ...
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2021-04-24 20:19:00
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https://jingyan.baidu.com/article/3c48dd34deded2e10be358f5.html
原创
2022-06-09 13:45:08
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Modelsim独立仿真vivado的IP 最近一直在做local dimming项目的FPGA硬件实现，算法的其中一步就是直方图统计，即数字图像的某一灰度级的像素数，这个直方图的源码找了半天才搞到，就在<<牟新刚周晓郑晓亮著: 基千FPGA的数字图像处理原理及应用>>这一本书有详细的描述。但有了这 ...
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2021-07-21 23:35:00
3049阅读
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目录1、在Vivado中生成lib2、生成库的选择4、在Vivado中添加ModelSim调用设置5、将Vivado的仿真库添加到ModelSim
原创
2022-04-20 17:14:47
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在仿真vivao FIR核的时候， 我用vivado2019.2 调用 modelsim10.1c ,结果报错如下，
appropriate key had not been specified.
但是用vivado自带的仿真器，能出来波形。 后来经过查找， 这个是modelsim 版本不对， 必须安装modelsim2019.2 版本。
安装完之后， 两个modelsim在系统里共存。 可以删掉
原创
2022-08-20 22:27:03
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波形信号的保存：有时，在波形窗口内拖放了较多的信号，
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2023-06-16 11:15:49
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1. 编译vivado ip仿真库注意：modelsim10.5不支持仿真vivado2019.2版本的库，需要modelsim2019版本才可以。预计编译需要30min，耐心等待。2.库路径添加至modelsim首先，找到vivado ip库路径在：刚才编译ip库的文件夹，目
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2021-11-11 15:05:14
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