目录类型转换动态转换子类句柄赋值于父类句柄父类句柄转换为子类句柄虚方法非虚函数的调用虚函数的调用对象拷贝回调函数参数化的类实现一个简化的mailbox 类型转换类型转换可以分为静态转换和动态转换：静态转换在转换的表达式前加上单引号即可，该方式并不会对转换值做检查。如果发生转换失败也无从得知。动态转换需要使用系统函数$cast(tgt，src)做转换；静态转换和动态转换均需要操作符号或系统函数介入
数字硬件建模SystemVerilog-Function 和 task 经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~ RTL建模中的函数和任务（Function 和 task）SystemVerilog的函数和任务可以将复杂的功能划分为更小的、可重用的
面对着设计复杂性的日益增加、IC容量的扩大、成本的上升、风险的提高、工程产量的停滞甚至衰退，以及推向市场的速度的减慢，我们整个行业把希望寄托在高级的设计、
验证和
调试语言上。这些语言是建立在过去的经验和教训上的，并结合了最近的成果，开启了一扇通往创新设计、验证和调试的门。
SystemVerilog就 是这样的一种语
转载
2024-09-10 22:00:45
33阅读
1.写文件：integer file = $fopen("asm.txt","a+");
$fdisplay(file,"%s\t%h",req.regid,req.addr);
$fclose(file);常用模式包括：“w"打开文件并从文件头开始写，如果不存在就创建文件。
“w+"打开文件并从文件头开始读写，如果不存在就创建文件
"a"打开文件并从文件末尾开始写，如果不存在就创建
转载
2024-08-27 15:32:04
318阅读
0 简介 赋值分为“连续赋值语句”、“过程赋值语句”和“过程连续赋值语句”。1 连续赋值语句 语法上，必须有assign关键字标识；用于对线网进行赋值，等价于门级描述； 不能出现在过程
转载
2024-10-18 14:21:35
93阅读
随着软件的功能需求越来越复杂，C语言不足以解决现有的问题，于是C++被发明了；C++的指针漫天飞，对内存的处理过于复杂，于是Java被发明了；芯片的功能不断地扩大，Verilog不足以应对日益复杂的芯片设计和验证，于是SystemVerilog被发明了。  
sv中的数组基本操作：/*
Exercsise platform : Questa Sim 10.1b
*/
class Array;
int array[9:0] ;
&nb
原创
2018-07-14 12:02:49
10000+阅读
systemverilog中的队列操作十分简单，只需要调用函数即可。/*
Exercise platform: Questa Sim 10.1b
*/
module queue;
int q[$] ;
&nbs
原创
2018-07-14 13:02:43
10000+阅读
一、线程间的通信测试平台中的所有线程都需要同步并交换数据。一个线程需要等待另一个。多个线程可能同时访问同一个资源。线程之间可能需要交换数据。所有这些数据交换和同步称之为线程间的通信（IPC）。1.1 event 事件Verilog 中，一个线程总是要等待一个带@操作符的事件。这个操作符是边沿敏感的，所以它总是阻塞着、等待事件的变化。其他线程可以通过 **->**操作符来触发事件，结束对第一个
在Verilog中，有多种数据类型可供使用，包括位向量类型、整数类型、实数类型、布尔型、时间类型和字符串类型等。下面详细介绍Verilog的所有数据类型、常量和变量的定义和使用方法。 整型和实型用于
数字硬件建模SystemVerilog-条件（三元）运算符 经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~ 介绍RTL建模中广泛使用的运算符是条件运算符，也称为三元运算符，该运算符用于在两个表达式之间进行选择——表5-2列出了用于表示条件运算符的重点。表
1. 为什么要理解scheduler？SystemVerilog是HDVL语言，相较与Verilog，除了面向HW design应用，也为了提高verif的效率。所以其仿真调度算法在向下兼容Verilog的同时，增加了不少新的‘Time region’,以便更好的支持program块等针对验证需求的新特性。SV不同于C/C++等软件语言，为了对硬件进行仿真建模，所以有很多并行的process，而仿
问题一：动态类型转换和静态类型转换的区别？$cast:基本语法$case(A,B)实际上是A=B；A表示目的端，B表示源端。（downcasting）类型向下转换$cast 动态类型转换，转换失败会报错。`静态类型转换，转换时报不报错问题二：$cast是function还是task？据语境，仿真器会自动选择执行task或是function，task在不需要返回值时执行，而function在需要返回
转载
2024-05-26 10:51:55
215阅读
类是一种可以包含数据和方法(function,task)的类型。 例如一个数据包，可能被定义为一个类，类中可以包含指令、地址、队列ID、时间戳和数据等成员。类的三要素：封装、继承、多态OOP（面向对象编程）术语类(class) : 包含成员变量和成员方法。 对象(object):类在例化后的实例。句柄(handle) :指向对象的指针。原型(prototype) :程序的声明部分，包含程序名、返回
转载
2024-04-01 00:37:04
274阅读
面对着设计复杂性的日益增加、IC容量的扩大、成本的上升、风险的提高、工程产量的停滞甚至衰退，以及推向市场的速度的减慢，我们整个行业把希望寄托在高级的设计、验证和调试语言上。这些语言是建立在过去的经验和教训上的，并结合了最近的成果，开启了一扇通往创新设计、验证和调试的门。
SystemVerilog就是这样的一种语言，它基于Verilog-2001而建造，吸收了
转载
2024-08-16 18:08:32
84阅读
SystemVerilog在Verilog的基础上增加了递增操作符++和递减操作符–。使用方法与C语言中一样。递增和递减是阻塞赋值，所以一般都只用在组合逻辑中。// 这两条语句是相同的
i++;
i = i + 1;// 下面这样就是错误的，不能写在时序逻辑中，所以要写成count <= count + 1;
always_ff @ (posedge clock)
if(!resetN)
转载
2024-08-06 22:16:12
271阅读
综合软件：Quartus II 一、有优先级的if语句if..else if.. else if … …else..语句中是有优先级的，第一个if具有最高优先级，最后一个else优先级最低。Quartus综合出的RTL图认为，最高优先级的电路靠近电路的输出，输入到输出的延时较短；最低优先级的电路远离输出端，输入到输出的延时较长。module single_if_late(A,
可综合的语法已经记录得差不多了，剩下一些遗留的问题，在这里记录一下吧。一、逻辑设计（1）组合逻辑设计下面是一些用Verilog进行组合逻辑设计时的一些注意事项： ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 ②always 模块的敏感表为电平敏感信号的电路可几乎可以完成对所有组
转载
2024-09-18 20:05:45
85阅读
在verilog中，使用disable声明来从执行流程中的某一点跳转到另一点。特别地，disable声明使执行流程跳转到标注名字的声明组末尾，或者一个任务的末尾。verilog中的disable命令用法有很多，下面是一个简单的例子，解释了disable的作用范围：1 // find first bit set within a range of bits
2 always @* begin
3
转载
2024-08-15 02:17:29
130阅读
学习文本值和基本数据类型的笔记。1.常量（Literal Value）1.1.整型常量例如：8‘b0 32'd0 '0 '1 'x 'z省略位宽则意味着全位宽都被赋值。例如： wire [7:0] sig1;
assign sig1 = '1; //sig1 = 8'b11111111 1.2.实型常量支持小数或者科学型表示，例如：3.14 2.0e3 real a
转载
2024-06-11 09:50:24
56阅读
