Introduce how to disable AER/enable in hot removal and inertion process, and give a demo script to show the details.
原创
2016-08-31 23:07:06
5847阅读
在使用Linux系统的过程中，可能会遇到各种各样的错误。其中，PCIE总线错误是比较常见的一种。PCIE（Peripheral Component Interconnect Express）总线是一种用于连接外部设备的通信接口。在Linux系统中，PCIE总线错误可能会导致系统稳定性问题，甚至造成数据丢失。
红帽（Red Hat）作为一家知名的Linux发行版提供商，经常会针对这类问题提供解决方
原创
2024-04-07 10:51:16
631阅读
基于xapp1052，提供K7 325t完整工程文件，用户接口为FIFO接口，方便使用，附windows驱动和测试程序
PCIE_DMA实例四：xapp1052在Xilinx 7系列(KC705/VC709)FPGA上的移植一：前言这段时间有个朋友加微信请求帮忙调试一块PCIe采集卡。该采集卡使用xilinx xc7k410t做控制器，上位机为XP系统，
一、控制节点设置NTP时间服务器 - chronyd和firewalldCentOS7自带开启另一个配置更加简单的时间同步软件chronyd，chronyc来配置检测。不过还是可以先禁用chronyd再来启用配置常用的ntpd.# systemctl stop chronyd && systemctl disable chronyd // 停止并禁用chronyd# yum ins
Windows XP蓝屏信息非常多(如下图所示)，无法在一篇文章中全面讲解，但他们产生的原因往往集中在不兼容的硬件和驱动程序、有问题的软件、病毒等，因此在这里就为大家提供了一些XP系统常见蓝屏代码的含义和解决方案，在遇到蓝屏错误时，应先对照这些方案进行排除。 1、0x0000000A：IRQL_NOT_LESS_OR_EQUAL 错误分析：主要是由问题的驱动程序、有缺陷或不兼容的硬件与
转载
2024-09-25 08:59:11
158阅读
# 如何在BIOS中关闭AER错误
在计算机系统中，AER（Advanced Error Reporting，先进错误报告）是一种用于处理PCIe（Peripheral Component Interconnect Express，外设组件互联快速通道）设备错误的机制。有时候，AER错误可能会干扰系统的正常运行，特别是在开发和测试环境中。那么，如何在BIOS中关闭AER错误呢？本文将为刚入行的小
Android 应用架构概述 通常一个App的成长过程都是这样的：第一阶：先用最少的成本和时间快速把东西做出来。第二阶段：积累一定用户量之后再小步快跑的迭代功能。第三阶段：性能和体验上逐步求精。我发现好多项目在第二阶段和第三阶段耗费了好多本来不应该浪费的人力成本、时间成本。究其原因就是因为前期忽略了合理的架构，我甚至经历过因为前期的设计不合理导致后期技术债务太多项目濒临死掉、整个项目组全员换掉重
转载
2024-07-17 22:18:37
23阅读
ACPI就是Advanced Configuration and Power Interface的缩写，意思是“高级配置与电源接口”。这是英特尔、微软和东芝共同开发的一种电源管理标准。 ACPI可实现以下功能: 1、用户可以使外设在指定时间开关； 2、使用笔记本电脑的用户可以指定计算机在低电压的情况下进入低功耗状态，以保证重要的应用程序运行； &
基于PCIe的高速接口设计由 judyzhong 于 星期四, 03/03/2016 - 13:49 发表作者：李晓宁，姚远程，秦明伟 2016年微型机与应用第1期摘要：PCIe总线是第三代I/O总线的代表，提供高性能、高速、点到点的串行连接，支持单双工传输，通过差分链路来互连设备。该设计由Xilinx公司的Virtex-6 FPGA平台和PC机组成，为了实现PFGA与CPU之
转载
2024-01-01 20:18:55
215阅读
网上提供了很多Ubuntu 以下错误信息的解决方法，但是涉及centos的比较少。其实解决方法是一样的，只是加载grub的命令不一样而已错误信息如下：Jan 22 11:42:00 office-test-001 kernel: pcieport 0000:00:1d.0: AER: Corrected error received: id=00e8Jan 22 11:42:00 office-t
原创
2019-01-22 12:34:33
10000+阅读
PCIe总线有三种错误报告方式，分别是：1. Completions：通过Completion中的状态位向Request返回错误信息2. Poisoned Packet（又称为错误传递，Error Forwarding）：告知接收端当前TLP的Data Payload已经被破坏3.  
转载
2024-04-24 11:09:40
152阅读
PCIe SR-IOV：为什么需要SR-IOV 目录PCIe SR-IOV：为什么需要SR-IOV1. SR-IOV的最终目标2 发展历程2.1 原始状态v1.02.2 进化版v2.02.3 进化版v3.0 —— SR-IOV 1. SR-IOV的最终目标终极目标：提高硬件资源利用率。2 发展历程2.1 原始状态v1.0 上图展示了在没有引入任何虚拟化技术时，一个PCIe系统的状态。它主要有以下组
转载
2023-12-09 19:54:08
275阅读
PCIe系列第一讲、PCIe接口的速度与管脚介绍54 人赞同了该文章学习了一段时间后，决定开始一点点更新PCIe这一系列，虽然学习了一段时间，有些地方可能总结的不好或者有纰漏，还请大家不吝指教，先行谢过！ 还需声明的是，接下来所有的设计硬件的照片，是一款xc7z030ffg676-2的ZYNQ开发板，功能很强大。一、PCIe的传输速度与链路宽度PCIe2.0规范于2007年1月5日推出，将PCIe
转载
2024-05-06 07:17:52
1283阅读
PCIe概述PCI Express，是计算机总线PCI的一种，它沿用现有的PCI编程概念及通信标准，但建基于更快的串行通信系统。 PCIE总线使用的是高速差分总线，并采用端到端的连接方式， 现在的高速总线基本上都是串行总线，这样可以使用更高的时钟频率。当前pcie协议支持到5.0版本，不同PCIe版本对应的传输速率如下：PCIe 版本编码传输速率(GT/S)x4吞吐量(MB/s)1.08b/10b
转载
2024-04-11 11:25:13
1556阅读
概念：一种高速串行计算机扩展总线标准。物理：PCIExpress卡适合其物理尺寸或更大的插槽（使用×16作为最大的）。实际连接到插槽的通道数量也可能少于物理槽大小所支持的数量。一个例子是一个×16插槽可以运行×1、×2、×4、×8、×16的卡，当运行×4卡时只提供4条通道。其规格可以读为“×16（×4模式）”，而“×size @×速度”符号（“×16 @×4”）也是常见的。标准：总线架构：分层结构
转载
2024-03-20 11:35:26
67阅读
目录一、PCIE结构1、层次结构2、数据包TLPDLLPPCIE寄存器配置1、基址寄存器的作用2、基址寄存器的位置三、PCIE读取数据 一、PCIE结构1、层次结构绝大多数的总线或者接口，都是采用分层实现的。PCIe也不例外，它的层次结构如下： PCIe定义了下三层：事务层（Transaction Layer）数据链路层（Data Link Layer）物理层（Physical Layer）每层
转载
2024-08-16 20:11:00
285阅读
PCIE背景知识学习（3）PCI-X特性(PCI-X Features)拆分事务模型（Split-Transaction Model）在传统的PCI读事务中，总线Master向总线上某个设备发起读取。如前面的内容所述，若Target设备未准备好，无法完成事务，那么它既可以选择在获取数据的同时让总线保持等待态，也可以发起Retry来推迟事务。PCI-X则不同，它使用拆分事务的方法来处理这些情况。&n
转载
2024-03-11 11:13:32
290阅读
PCI、PCI-X与PCI-E pci-X是pci的一个扩展，而pci-e是一个脱胎换骨 PCI-X是由IBM，HP，Compaq提出来的，它是并行接口，是PCI的修正，也就是兼容PCI。PCI总线的时钟频率是33Mhz、总 线宽度32bit，理论传输速度：32bit*33MHz=1056Mbit/s=132MB/s PCI-X总线宽度从PCI的32b
转载
2024-10-12 15:36:36
116阅读
电脑使用久了，难免会出现各种各样的软硬件问题，而你是否会正确快速的判断出是何故障呢？今天就带你一起去看看如何排除电脑硬件故障。如何快速准确地排除电脑硬件故障01现象：电脑无法开机，而且CPU风扇不转动。故障类型：可能是电源有故障或者电源线没接好。解决方案：更换电源，排除故障。02现象：开机后电源指示灯亮，CPU风扇正常转动，但显示器无显示，无声响。故障类型：CUP或内存接触不良。内存、PCI-e或
转载
2024-04-01 01:20:07
295阅读
通常PCIe器件无法被枚举出来，需要进行下列步骤进行排查一、软件排查手段1.确认器件的参考时钟根据参考时钟的来源进行定位。一般参考时钟来源于CPU提供或专用时钟芯片提供，通过BSP提供接口，以软件排查时钟的配置。2. 设备boot阶段是否有特殊的初始化时序一些专用PCIe器件需要在boot阶段存在特殊的初始化时序，需要排查boot阶段的初始化流程及结果是否正确。3. 器件的内部逻辑（如FPGA）的
转载
2023-10-23 09:13:13
825阅读
